基于FPGA浮點運算器的研究.pdf

1、浮點運算在各種工程計算和科學(xué)計算中的應(yīng)用非常廣泛。在一些對速度要求較高的情況下，必須采用一個專門的浮點運算器。
　　 到目前為止，由于現(xiàn)場可編程門陣列(FPGA)發(fā)展迅速，應(yīng)用EDA技術(shù)，設(shè)計浮點運算，已成為研究熱點，所以本文是基于FPGA來研究浮點運算的。主要研究了IEEE754標準的浮點數(shù)的表示及加減、乘、除運算規(guī)則，結(jié)合已有的浮點運算硬件模型，分析了用Verilog HDL語言程序?qū)崿F(xiàn)的64位浮點數(shù)的加減、乘、除基本的運算

2、功能的實現(xiàn)方法，并在QuartusⅡ環(huán)境下，將程序進行編譯、綜合、調(diào)試，做出功能和時序仿真；同時用C語言編寫程序，用來實現(xiàn)將兩個雙精度浮點數(shù)進行加減、乘、除，并將結(jié)果轉(zhuǎn)換成符合IEEE754標準的雙精度浮點數(shù)的二進制形式輸出，其目的是用這個結(jié)果來驗證仿真結(jié)果，如果結(jié)果一致，說明Verilog HDL語言程序正確。由于條件有限，無法將64位浮點運算的程序直接下載到現(xiàn)有FPGA上，所以最后以浮點加減法為例，將浮點位數(shù)縮短成7位，修改程序，再