基于FPGA的浮點型高階FIR濾波器設(shè)計.pdf_第1頁
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文檔簡介

1、有限長單位沖擊響應(yīng)濾波器(Finite Impluse Response Digital filter, FIR)是現(xiàn)代數(shù)字信號處理領(lǐng)域必不可少的基本元器件之一，F(xiàn)IR濾波器具有穩(wěn)定可靠、結(jié)構(gòu)靈活和線性相位特性等優(yōu)點，因此在科研及工程實踐領(lǐng)域都占有不可或缺的地位。然而隨著科研及工程實踐的要求越來越高，F(xiàn)IR濾波器的指標(biāo)也在不斷地提高，這也導(dǎo)致了濾波器的階數(shù)變得越來越高，采用常規(guī)的手段實現(xiàn)高階FIR濾波器已無法滿足現(xiàn)代電子系統(tǒng)對帶寬、高速

2、、實時信號處理等越來越高的要求。FPGA具有靈活性好、結(jié)構(gòu)靈活、速度快等突出的優(yōu)點，隨著半導(dǎo)體技術(shù)和EDA技術(shù)的不斷發(fā)展，F(xiàn)PGA已不僅僅局限于簡單的邏輯粘合等應(yīng)用，還可以實現(xiàn)各種復(fù)雜的數(shù)字信號處理任務(wù)，是實現(xiàn)高速的高階FIR濾波器的理想選擇。
　　本文首先介紹了FIR濾波器的基本理論。接著設(shè)計以XCLVLX240T-FF1759 FPGA為核心的FIR濾波器硬件電路，并對各模塊的組成原理進行了闡述了。根據(jù)FIR濾波器原理以及高速

3、高精度的要求確定了采用快速卷積結(jié)構(gòu)和浮點數(shù)運算實現(xiàn)高階 FIR濾波器，并針對快速卷積結(jié)構(gòu)中FFT運算邏輯設(shè)計復(fù)雜、資源占用高的情況，從理論上推導(dǎo)出與傳統(tǒng) FFT算法等效的分段 FFT算法。通過對 FFT算法的改進可以極大地減少了FPGA資源消耗和邏輯設(shè)計的復(fù)雜性。
　　基于上述的理論對根據(jù)功能對系統(tǒng)模塊進行劃分，采用硬件描述語言對各模塊進行了設(shè)計，詳細描述了各模塊的工作原理并進行了仿真驗證。最后，搭建了軟硬件測試環(huán)境，將比特流文件

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