基于fpga的高速數(shù)據(jù)采集系統(tǒng)設(shè)計畢業(yè)論文

1、<p>　　畢業(yè)設(shè)計（論文）任務(wù)書</p><p>　　課題名稱： 基于FPGA的高速數(shù)據(jù)采集系統(tǒng)設(shè)計 </p><p><b>　　一、課題訓(xùn)練內(nèi)容</b></p><p>　　采集系統(tǒng)的研制工作;以實現(xiàn)對模擬高頻信號的處理和控制。課題選用現(xiàn)場可編程邏輯器件FPGA技術(shù)，在Altera公司的Quartus II開發(fā)環(huán)境中應(yīng)用VHDL

2、語言進行FPGA的編程與仿真，研究各模塊的設(shè)計方法和控制流程，結(jié)合USB2.0總線接口技術(shù)，以期實現(xiàn)系統(tǒng)與PC機連接，在PC上對數(shù)據(jù)進行分析、顯示和監(jiān)控等，最后對系統(tǒng)性能指標進行驗證。</p><p>　　1. 培養(yǎng)學(xué)生通過圖書館、互聯(lián)網(wǎng)等資源查閱相關(guān)資料（包括外文資料），訓(xùn)練學(xué)生自主獲得知識的能力和自學(xué)能力；</p><p>　　2. 培養(yǎng)學(xué)生把所學(xué)的知識用于實踐并引申到相關(guān)專業(yè)知識上，

3、 鍛煉出自學(xué)能力；</p><p>　　3. 鍛煉學(xué)生外文閱讀及翻譯能力；</p><p>　　4. 鍛煉學(xué)生的自我創(chuàng)新能力； </p><p>　　5. 在書寫論文的過程中，鍛煉學(xué)生的語言組織能力、邏輯思維能力、辦公軟件使用的能力；</p><p>　　6. 培養(yǎng)學(xué)生與人合作、相互交流的能力。</p><p>　　二

4、、設(shè)計（論文）任務(wù)和要求</p><p>　　1. 大量收集與本課題有關(guān)的資料：到圖書館、各大書店尋找無線充電技術(shù)以及相關(guān)電路的資料，并認真進行閱讀；到各大數(shù)據(jù)庫和相關(guān)網(wǎng)站上搜索與本課題相關(guān)的學(xué)位論文和相關(guān)資料。</p><p>　　2. 第四周前上交畢業(yè)設(shè)計開題報告一份。開題報告內(nèi)容與學(xué)校模板要求一致，字數(shù)不少于2000字；經(jīng)指導(dǎo)教師檢查合格后才能進行后續(xù)工作。</p>&

5、lt;p>　　3. 理清論文的總體思路，完成主要的研究工作：</p><p>　　以CY7C68013為核心，設(shè)計一個FPGA的最小系統(tǒng)，并在此基礎(chǔ)上通過編寫VHDL程序進行系統(tǒng)的開發(fā)。</p><p>　　對數(shù)據(jù)采集，高頻電路設(shè)計信號和電源完整性設(shè)計。</p><p>　　提高數(shù)據(jù)采集總體設(shè)計方案。</p><p>　　結(jié)合USB2.

6、0接口的控制器CY7C68013芯片，采集系統(tǒng)進行硬件設(shè)計。</p><p>　　4. 完成畢業(yè)設(shè)計論文，字數(shù)不少于10000字。論文包含11個部分：封面、任務(wù)書、開題報告、中英文摘要及關(guān)鍵詞、目錄、正文、參考文獻、外文資料、中文譯文、致謝共10個部分。</p><p>　　畢業(yè)設(shè)計（論文）主要參數(shù)及主要參考資料</p><p><b>　　主要參數(shù)；&l

7、t;/b></p><p>　　采用USB2.0總線接口進行數(shù)據(jù)傳輸；</p><p>　　12bit的采樣分辨率;</p><p><b>　　參考資料:</b></p><p>　　[1] 馬明建.數(shù)據(jù)采集與處理技術(shù)[M](第2版)西安:西安交通大學(xué)出版2005:2-5.</p><p>

8、;　　[2] Uwe Meyer-Baese.數(shù)字信號處理的FPGA實現(xiàn)[M].劉凌，胡永生譯.北京:清華大學(xué) 出版社,2002:10-19.</p><p>　　[3] 聶海霞,宋浩然.AD在數(shù)據(jù)采集系統(tǒng)領(lǐng)域的新技術(shù)與發(fā)展趨勢[J].電子技術(shù)應(yīng)用， 2007,(3):4-6.</p><p>　　[4] 楊海剛,孫嘉斌,王慰.FPGA器件設(shè)計技術(shù)發(fā)展綜述[

9、J].電子與信息學(xué) 報2010， 32(3):715-727.</p><p>　　[5] 田書林，王志剛，王厚軍.一種多通道高速數(shù)據(jù)采集精密同步設(shè)計方法 [J].計量學(xué) 報，2010,31(1):68-70.</p><p>　　[6] 買培培，蘇濤，齊紅濤.基于FPGA的多路信號處理設(shè)計[J].雷達科學(xué)與技術(shù)，2010, 8(3):2

10、34-238.</p><p>　　[7] 吳振宇，常玉保，馮林.基于FPGA和USB2.0的數(shù)據(jù)采集系統(tǒng)[J].儀器儀表學(xué)報， 2006,27(1):125-126.</p><p>　　四、畢業(yè)設(shè)計（論文）進度表</p><p>　　武漢紡織大學(xué)設(shè)計（論文）進度表</p><p>　　注：1.本任務(wù)書一式兩份，一份院（系）

11、留存，一份發(fā)給學(xué)生，任務(wù)完成后附在說明書內(nèi)。</p><p>　　2.“實際完成情況”和“檢查人簽名”由教師用筆填寫，其余各項均要求打印，打印字體和字號按照《武漢紡織大學(xué)（論文）規(guī)范》執(zhí)行。</p><p>　　畢業(yè)設(shè)計（論文）開題報告</p><p><b>　　摘 要</b></p><p>　　隨著微電子技術(shù)和計

12、算機技術(shù)日新月異的發(fā)展，對連續(xù)模擬信號的數(shù)字化處理已經(jīng)滲透到科研、生產(chǎn)和生活的各個領(lǐng)域，因此數(shù)據(jù)采集與處理系統(tǒng)的應(yīng)用日益廣泛。在工業(yè)生產(chǎn)和科學(xué)研究中，對數(shù)據(jù)采集系統(tǒng)的性能要求越來越高，具備更高采集精度和速度的數(shù)據(jù)采集系統(tǒng)越來越受到青睞。</p><p>　　本文應(yīng)用現(xiàn)場可編程門陣列高速、高密度和設(shè)計靈活的特性，設(shè)計了一種基于FPGA的高速數(shù)據(jù)采集系統(tǒng)，該系統(tǒng)以FPGA作為整個系統(tǒng)的控制、處理核心，完成對AD轉(zhuǎn)換的

13、數(shù)據(jù)進行存儲和傳輸，最后用USB2.0總線傳送給計算機進行處理、分析和顯示。FPGA作為系統(tǒng)的核心控制芯片可提高系統(tǒng)穩(wěn)定性、減小設(shè)備體積。</p><p>　　論文提出了高速數(shù)據(jù)采集系統(tǒng)的設(shè)計實現(xiàn)方案，分為硬件設(shè)計和軟件設(shè)計兩部分。硬件設(shè)計主要包括電源電路、FIFO存儲模塊、AD采樣及調(diào)理電路和USB接口電路的分析與設(shè)計;軟件設(shè)計包括應(yīng)用VHDL語言實現(xiàn)FPGA的時序控制和使用Lab VIEW設(shè)計上位機界面，接收

14、、顯示采集的數(shù)據(jù)信息。其中，VHDL采用自上而下的設(shè)計的方法，分模塊完成FPGA的邏輯功能。</p><p>　　最后將軟硬件結(jié)合實現(xiàn)系統(tǒng)并進行了系統(tǒng)調(diào)試，應(yīng)用測試其采集速度和精度表明系統(tǒng)符合設(shè)計目標。系統(tǒng)體積小、攜帶方便，可以應(yīng)用于工業(yè)測控、通信、醫(yī)療等信號處理領(lǐng)域，具有很高的性價比和較廣泛的應(yīng)用前景。</p><p>　　關(guān)鍵詞：FPGA; 數(shù)據(jù)采集; FIFO; USB; LabVI

15、EW</p><p><b>　　Abstract</b></p><p>　　Along with the fast development of microelectronic technology and computer technology, the digitization of continuous analog signal has been appl

16、ied to the scientific research, production and living field, and also the data acquisition and process system based on it is applied widely. Because then requirement of performance data acquisition and process system is

17、increasing, it is becoming very popular that has higher accuracy and speed of collecting data.</p><p>　　In this paper, I design a high-speed data acquisition system. The system bases on the FPGA performance

18、of high-speed, high density, high systemic stability effectively reducing device size and flexible design. Firstly, I use FPGA as the system core of control and process. Secondly, I finish the storage and transmission of

19、 the A/D convert data. Finally, using USB2.0 sends data to computer for processing, analysis and display. </p><p>　　The proposed design scheme of high-speed data acquisition system can be divided into hardwa

20、re design and software design. The systemic hardware circuit design mainly includes power supply circuit, FIFO storage circuit, A/D sampling circuit A/D conditioning circuit and USB interface circuit. In each module circ

21、uit, I have completed module circuit analysis, schematic design, hardware design and debugging. In the system software design，Using VHDL language has completed the FPGA sequential control. </p><p>　　Finally,

22、 I combine the hardware with software to realize the complete high-speed data acquisition system, and then carry out the systemic debugging. By the test case, it shows that the system accords with design target in acquis

23、ition speed and accuracy. The system is small size, easy to take, can be applied in industry measurement and control, communication, medical and signal processing field, has the very high performance-to-price ratio and t

24、he widespread application Prospect.</p><p>　　Keywords ：FPGA; Data acquisition; FIFO; Universal Serial Bus; LabVIEW</p><p><b>　　目 錄</b></p><p>　　1 緒 論………………………………………………

25、………………………1</p><p>　　1.1發(fā)展背景和意義 ……………………………………………………… 2</p><p>　　1.2國內(nèi)外發(fā)展現(xiàn)狀 ……………………………………………………… 2 </p><p>　　1.2.1數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀…………………………………………2</p><p>　　1.2.2數(shù)據(jù)采集的應(yīng)用和發(fā)展…

26、…………………………………………2</p><p>　　1.3課題內(nèi)容…………………………………………………………………3</p><p>　　2 數(shù)據(jù)采集與電路設(shè)計………………………………………………………5</p><p>　　2.1數(shù)據(jù)采集理論分析 ……………………………………………………5</p><p>　　2.1.1奈奎斯特采樣定

27、理……………………………………………… 5</p><p>　　2.1.2信號完整性……………………………………………………… 6</p><p>　　2.1.3電源完整性……………………………………………………… 7</p><p>　　3 系統(tǒng)總體設(shè)計方案…………………………………………………………8</p><p>　　3.1系統(tǒng)總體方

28、案設(shè)計和性能指標……………………………………… 8</p><p>　　3.2.1硬件系統(tǒng)………………………………………………………… 9</p><p>　　3.2.2數(shù)據(jù)采集方案……………………………………………………11</p><p>　　3.2.3 USB通信接口……………………………………………………12 3.3軟件系統(tǒng)………………………………………

29、………………………12 3.3.1硬件描述語言VHDL………………………………………………13</p><p>　　3.3.2 FPGA內(nèi)部原理圖 ………………………………………………14</p><p>　　3.3.3 Lab VIEW軟件應(yīng)用………………………………………………15</p><p>　　4 系統(tǒng)硬件設(shè)計 ……………………………………………

30、………………16</p><p>　　4.1硬件整體設(shè)計…………………………………………………………16</p><p>　　4.2信號調(diào)理電路…………………………………………………………16</p><p>　　4.3數(shù)據(jù)轉(zhuǎn)換電路…………………………………………………………17</p><p>　　4.3.1主控芯片的選取………………………

31、…………………………17</p><p>　　4.3.2數(shù)據(jù)轉(zhuǎn)換原理圖設(shè)計……………………………………………18 4.4 FPGA設(shè)計 ……………………………………………………………19 4.5 USB接口電路設(shè)計……………………………………………………23</p><p>　　4.6電源設(shè)計………………………………………………………………24</p><p&g

32、t;　　4.7 PCB抗干擾設(shè)計………………………………………………………25</p><p>　　5系統(tǒng)軟件設(shè)計………………………………………………………………28</p><p>　　5.1 VHDL設(shè)計 ……………………………………………………………29</p><p>　　5.1.1 AD控制模塊設(shè)計 ………………………………………………29</p&g

33、t;<p>　　5.1.2時鐘控制模塊……………………………………………………30</p><p>　　5.1.3 FIFO控制模塊 …………………………………………………31</p><p>　　5.1.4 USB接口控制模塊設(shè)計…………………………………………32</p><p>　　5.2 68013固件編程…………………………………………………

34、……33</p><p>　　5.3 LabVIEW設(shè)計流程圖…………………………………………………34 </p><p>　　5.4系統(tǒng)應(yīng)用界面設(shè)計……………………………………………………35</p><p>　　結(jié) 論………………………………………………………………………38</p><p>　　參考文獻 ……………………………………

35、………………………………39</p><p>　　致 謝………………………………………………………………………41</p><p><b>　　1 緒 論</b></p><p>　　1.1發(fā)展背景和意義</p><p>　　隨著科技與信息技術(shù)不斷發(fā)展，使得信息采集、傳輸和存儲的速度不斷提高，數(shù)據(jù)存儲的容量不斷加大

36、。在氣象、雷達、天氣預(yù)報、航天航空、通信等多個領(lǐng)域，要求的數(shù)據(jù)存儲的實時性強，速率高，穩(wěn)定性好，高速大容量數(shù)據(jù)存儲系統(tǒng)前景廣闊?，F(xiàn)在的數(shù)據(jù)存儲系統(tǒng)多數(shù)還是基于傳統(tǒng)PC結(jié)構(gòu)，這種結(jié)構(gòu)在存儲容量擴展性，存儲速度，可靠性，容錯性方面都有很大不足。對于許多行業(yè)，傳統(tǒng)的設(shè)備已經(jīng)不能滿足需求。而高端領(lǐng)域基于服務(wù)器的磁盤陣列等的數(shù)據(jù)存儲，主要應(yīng)用于電信、金融等民用領(lǐng)域，存儲速率雖然較高，價格也是極其高昂的。</p><p>　

37、　如今,大規(guī)模集成電路和高性能FPGA的飛速發(fā)展,為磁盤陣列開發(fā)提供了另一種嶄新的模式。充分利用FPGA編程靈活的特點，使用FPGA實現(xiàn)磁盤協(xié)議生成相應(yīng)IP核，通過IP核的調(diào)用，可以組成任意的磁盤陣列形式，配合前端的高性能A/D器件，可以組成較為完善的數(shù)據(jù)采集存儲系統(tǒng)。新的磁盤陣列RAID。在數(shù)字信號處理領(lǐng)域中，隨著器件的不斷更新和發(fā)展，芯片處理速度越來越快，在某些場合和領(lǐng)域中對數(shù)據(jù)采集速度也有更高的要求，這就使得高速數(shù)據(jù)采集系統(tǒng)應(yīng)用越

38、發(fā)廣泛。在高速數(shù)據(jù)采集系統(tǒng)中，其核心器件是A/D轉(zhuǎn)換器，高采樣率、高精度的A/D轉(zhuǎn)換器性能決定了其高速數(shù)據(jù)采集系統(tǒng)的性能，同時為了解決采樣后續(xù)處理速度問題，也需要后續(xù)處理采用高速處理芯片。</p><p>　　用數(shù)學(xué)理論和數(shù)字方式對信號進行采集、轉(zhuǎn)換、濾波、分析、編碼和識別等處理，進而變換為我們需要的信號形式的方法稱為數(shù)字信號處理，計算機和專用處理器是數(shù)字信號處理常采用的兩種設(shè)備，前者主要應(yīng)用在大型實驗室和理論研

39、究方面;專用處理器在工業(yè)控制的相關(guān)領(lǐng)域應(yīng)用較為廣泛。目前完成常用的專用處理器有兩個途徑，一是應(yīng)用微處理器DSP結(jié)合軟件編程完成，二是使用現(xiàn)場可編程門陣列FPGA通過可編程邏輯語言編程來實現(xiàn)，雖然軟件編程具有很大的靈活性，但由于DSP微處理器的指令是單周期的，它的操作數(shù)有限且受限于指令的串行模式，因而對于大規(guī)模高速運算和處理不適用。當前大容量、高速高密度的FPGA采用硬件描述語言C VHDL, Verilog HDL等)來實現(xiàn)整個系統(tǒng)，設(shè)

40、計人員通過可編程邏輯器件能夠應(yīng)用并行處理技術(shù)完成對高速信號的采集、處理和分析，使用可編程邏輯語言通過模塊化設(shè)計就可以達到設(shè)計者期望的性能和指標，很好的解決了高速信號處理過程中出現(xiàn)的問題。</p><p>　　現(xiàn)代高速信號處理技術(shù)及算法理論已經(jīng)研究成熟，設(shè)計者只需要研究和分析系統(tǒng)如何實現(xiàn)及具體實現(xiàn)形式。在低速數(shù)據(jù)采集系統(tǒng)設(shè)計中MCU常作為CPU來實現(xiàn)系統(tǒng)的功能。而在高速數(shù)據(jù)采集系統(tǒng)中，MCU會限制系統(tǒng)的精度，并且隨

41、著速度的提高ADC, RAM和MCU之間的時序同步問題也會顯示出來。因此本系統(tǒng)使用了高速、多I/O口的FPGA芯片來控制ADC和RAM等，因為可編程邏輯器件FPGA與MCU比起來:具有時鐘頻率高、工作效率高、運行速度快、延時小和時序控制可以用硬件實現(xiàn)等諸多優(yōu)勢，并且FPGA構(gòu)成的電路組成形式相對靈活，根據(jù)需要能夠添加外部控制、譯碼、通訊接口及擴展電路。從而很好的解決了采樣速度過高和時序邏輯不同步的難點。</p><p

42、>　　現(xiàn)場可編程邏輯門陣列(FPGA:Field Programmable Gate Array）是一種新型高性能的可編程邏輯器件。FPGA的集成度很高，其器件密度最高可達數(shù)千萬門，可以完成極其復(fù)雜的時序與組合邏輯電路功能，尤其適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計領(lǐng)域?？删幊踢壿嬈骷云湓跀?shù)據(jù)采集及處理領(lǐng)域的高性能、高集成度和很好的時序控制功能等優(yōu)勢，在現(xiàn)代信號處理領(lǐng)域廣受歡迎。把現(xiàn)代信號對實時處理的要求和FPGA設(shè)計的靈活性

43、相結(jié)合起來，達到并行算法和硬件設(shè)計兩者的最優(yōu)配置，提升信號處理精度和運行速度是現(xiàn)當代數(shù)字信號處理領(lǐng)域的主流發(fā)展趨勢。依此本課題將對基于FPGA的高速數(shù)據(jù)采集系統(tǒng)進行研究和設(shè)計。 </p><p>　　1.2國內(nèi)外發(fā)展現(xiàn)狀</p><p>　　1.2.1數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀</p><p>　　隨著計算機技術(shù)的快速發(fā)展和數(shù)字信號處理理論的日益成熟，比如信號處理速度翻

44、了三番以及計算機總線帶寬亦有了上百倍的提升，基于此，開發(fā)人員在設(shè)計采集系統(tǒng)時的設(shè)計難度得到很好的降低，減少了系統(tǒng)的開發(fā)周期，并且電子技術(shù)的發(fā)展和系統(tǒng)工藝的進步也使系統(tǒng)成本得到很好的控制。同時通用串行總線接口(USB)及Avalon總線在數(shù)據(jù)采集系統(tǒng)中的應(yīng)用日益增多，尤其USB接口在計算機上已成為主流設(shè)備。因而借助于 PC的小體積、易攜帶的采集系統(tǒng)受到更多使用者的喜愛。</p><p>　　隨著電子技術(shù)的不斷發(fā)展，

45、為了提高數(shù)據(jù)處理系統(tǒng)的整體性能，具有高密度、高精度、高速度、低功耗和低價位的芯片正在成為主流應(yīng)用發(fā)展趨勢。一些IC器件研發(fā)公司推出了采樣速度達到1GSPS的轉(zhuǎn)換芯片，這也就使高速數(shù)據(jù)采集系統(tǒng)的實現(xiàn)成為可能。MAXIM公司的MAX108芯片，采樣精度為8bit，采樣率可達1.5GSPS，帶有片上2.2GHz采樣/保持放大器;美國仙童半導(dǎo)體公司生產(chǎn)的SPT7760系列器件，具有8位采樣精度，采樣速率能夠達到1Gsps;美國國家半導(dǎo)體公司生產(chǎn)

46、的ADC08X300芯片，8位采樣精度，采樣速率最大能夠達到3Gsps。這些新產(chǎn)品相對于老產(chǎn)品的成本更低。</p><p>　　當前國外的高速數(shù)據(jù)采集器生產(chǎn)單位較多且儀器性能優(yōu)良，比如頻譜信號。處理公司的超高速數(shù)據(jù)采集和處理系統(tǒng)，具有分辨率8bit、最高采樣速率為200Msps;美國 Signaled公司推出的PDA12A采集卡的采樣速率為125Msps、分辨率為12bit。國外的采集器雖然在性能上有優(yōu)勢，但其價

47、格非常昂貴。由于電子技術(shù)涉及的領(lǐng)域越來越廣，國內(nèi)市場對數(shù)據(jù)采集器的需求日增多，近年來，國內(nèi)有些單位也制造出一些采集器，但是性能不高，價格卻很高，普遍存在的問題是體積大，攜帶不便。因此，本文旨在設(shè)計具有攜帶方便，性能穩(wěn)定，采集速率能滿足大多數(shù)場所要求的高速數(shù)據(jù)采集系統(tǒng)。</p><p>　　1.2.2數(shù)據(jù)采集的應(yīng)用和發(fā)展</p><p>　　從數(shù)據(jù)采集現(xiàn)有儀器和技術(shù)來看，具備低速、低分辨率的

48、數(shù)據(jù)采集技術(shù)發(fā)展已經(jīng)很成熟，實現(xiàn)相對容易，利用單片DAC, ADC即可實現(xiàn)穩(wěn)定性和可靠性都很優(yōu)良的采集器，而高速、高分辨率的采集系統(tǒng)由于受到所用器件和技術(shù)的限制，產(chǎn)品相對較少。從國內(nèi)市場來說，產(chǎn)品雖然具有價格優(yōu)勢，但由于歷史及技術(shù)等原因，儀器通常存在攜帶不便、通用性差，適應(yīng)工作現(xiàn)場的能力差等劣勢，很難形成規(guī)?；?、系列化、標準化的通用設(shè)備。而國外市場的產(chǎn)品，具有同類指標的儀器價格往往是國內(nèi)的幾倍甚至更高，使得在工業(yè)現(xiàn)場的應(yīng)用推廣的代價較高

49、。</p><p><b>　　1.3課題內(nèi)容</b></p><p>　　本課題內(nèi)容根據(jù)需要和市場需求，旨在完成具有12bit,64Msps的高速數(shù)據(jù)采集系統(tǒng)的研制工作;以實現(xiàn)對模擬高頻信號的處理和控制。課題選用現(xiàn)場可編程邏輯器件FPGA技術(shù),在Alters公司的Quart us II開發(fā)環(huán)境中應(yīng)用VHDL語言進行FPGA的編程與仿真，研究各模塊的設(shè)計方法和控制流程

50、，結(jié)合USB2.0總線接口技術(shù)，以期實現(xiàn)系統(tǒng)與PC機連接，在PC上對數(shù)據(jù)進行分析、顯示和監(jiān)控等，最后對系統(tǒng)性能指標進行驗證。</p><p>　　本課題的主要研究內(nèi)容如下:</p><p>　　1.對課題的背景進行討論，分析課題的目的和發(fā)展意義，分析課題所具有</p><p>　　的優(yōu)勢，介紹課題的研究內(nèi)容。</p><p>　　2.對數(shù)據(jù)采

51、集相關(guān)理論和技術(shù)進行設(shè)計，并分析高頻電路設(shè)計中信號完整</p><p>　　性和電源完整性的設(shè)計方法。</p><p>　　3.根據(jù)項目要求，結(jié)合當前高速數(shù)據(jù)采集系統(tǒng)的發(fā)展現(xiàn)狀，提出高速數(shù)據(jù)</p><p>　　采集系統(tǒng)的總體設(shè)計方案。</p><p>　　4.以可編程邏輯器件FPGA為系統(tǒng)控制核心，結(jié)合具有USB2.0接口的微</p&

52、gt;<p>　　控制器CY7C68013芯片，對高速數(shù)據(jù)采集系統(tǒng)進行硬件設(shè)計。</p><p>　　5.根據(jù)人機交互功能要求，對系統(tǒng)進行軟件設(shè)計，研究基于Lab VIEW的</p><p>　　系統(tǒng)上位機界面設(shè)計及用VHDL實現(xiàn)系統(tǒng)時序控制功能。</p><p>　　6.對系統(tǒng)進行調(diào)試，并給出高速數(shù)據(jù)采集系統(tǒng)應(yīng)用實例，通過對測試結(jié)果</p>

53、;<p>　　比較和分析，來驗證系統(tǒng)性能是否滿足設(shè)計要求。</p><p>　　2 數(shù)據(jù)采集與電路設(shè)計</p><p>　　2.1數(shù)據(jù)采集理論分析 </p><p>　　將模擬信號轉(zhuǎn)換為數(shù)字信號，并由計算機進行存儲、處理、顯示或打印的過程稱為數(shù)據(jù)采集，分為采樣和量化兩個步驟，而實現(xiàn)相應(yīng)功能的系統(tǒng)稱為數(shù)據(jù)采集系統(tǒng)(Data Acquisition Sy

54、stem)。 </p><p>　　計算機技術(shù)的進步和普及提升了數(shù)據(jù)采集系統(tǒng)的技術(shù)水平。數(shù)據(jù)采集系統(tǒng)處理信號的基本組成模塊有五個，它的組成框圖如圖2-1所示。</p><p>　　圖2-1數(shù)據(jù)系統(tǒng)采集圖</p><p>　　首先是放大器電路，在進行數(shù)據(jù)處理之前，待處理的模擬信號一般是比較弱的低電平信號。為了充分利用ADC的滿量程分辨率，放大器電路的功能是把來自前端的

55、微弱的模擬信號放大。把待采集信號放大到與所選用的ADC滿量程電壓相對應(yīng)的電平值，這是因為ADC的分辨率是根據(jù)滿量程電壓來確定的。</p><p>　　其次是模數(shù)轉(zhuǎn)換電路，由于PC只能對數(shù)字量進行處理、顯示及控制等操作，因于把模擬量轉(zhuǎn)換成數(shù)字量是一個至關(guān)重要的環(huán)節(jié)。根據(jù)需要選取相應(yīng)的模數(shù)轉(zhuǎn)換芯片就可以將經(jīng)放大電路放大的模擬量轉(zhuǎn)換為數(shù)字量。模數(shù)轉(zhuǎn)換電路 作為采樣通道的核心，它是限制系統(tǒng)采集速度和精度的主要因素，因此在

56、設(shè)計過程中需要重點考慮。</p><p>　　再者是數(shù)據(jù)緩存電路，它是模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)字量暫時的存儲場所，信息經(jīng)存儲電路通過相應(yīng)的接口總線傳輸給數(shù)據(jù)處理設(shè)備。選用合適的緩存電路可以提高數(shù)據(jù)采集系統(tǒng)的速率。</p><p>　　接下來是時序邏輯控制電路，采集系統(tǒng)各模塊正常工作的時序是按照確定的定時邏輯進行的，如果定時有問題就會嚴重影響系統(tǒng)的精度，因為電路中邏輯控制功能是根據(jù)時序電路信號來

57、工作的。</p><p>　　2.1.1奈奎斯特采樣定理</p><p>　　奈奎斯特采樣定理是:對一個具有有限頻譜的連續(xù)信；x(t)進行采樣，當采樣頻率為fs2fc，由采樣后得到的采樣信號x(nTs)能無失真地恢復(fù)為原信; x(t)。其中fS是采樣頻率，fc是被采樣信號的最高頻率。該定理是數(shù)據(jù)處理技術(shù)中非常重要的依據(jù)。</p><p>　　在設(shè)計數(shù)據(jù)采集系統(tǒng)時，由

58、于采集電壓的范圍、待測高頻信號的性質(zhì)和A/D采樣速率較高的原因，經(jīng)電路調(diào)試和FPGA時序仿真，得到當A/D采樣的頻率是最高輸入信號的四倍以上時，可以很好的完成數(shù)據(jù)轉(zhuǎn)換功能。</p><p>　　2.1.2信號完整性</p><p>　　信號完整性是指在數(shù)字電路設(shè)計中，信號在系統(tǒng)線路中的傳輸質(zhì)量，如果在規(guī)定的時間內(nèi)，信號可以不失真地從發(fā)送端傳輸?shù)浇邮斩?，就說該信號是完整的。信號完整性在高速系

59、統(tǒng)設(shè)計中需要嚴格對待，實際電路設(shè)計中，信號在任何一個線路出現(xiàn)問題都會導(dǎo)致系統(tǒng)功能無法實現(xiàn)。信號完整性問題的根源在于信號上升時間的減小，信號完整性問題可以概括為以下兩個方面:一是信號傳輸過程中傳輸電路的作用及影響;二是如何調(diào)整傳輸電路使信號完整性更加優(yōu)良。如果不同傳輸線路中信號的相互干擾可以忽略，以及信號在通過傳輸線路后，信號無損耗或者損耗在誤差范圍內(nèi)就表明電路系統(tǒng)具有良好的信號完整性。</p><p>　　在電路

60、設(shè)計中信號完整性問題表現(xiàn)形式多種多樣，比如衰減、串擾、反射、振蕩、上沖、下沖、開關(guān)噪聲、傳輸線分析等多種形式，經(jīng)分析總結(jié)我們可以把信號完整性問題劃分為四種情況:依次為系統(tǒng)電磁兼容、單一網(wǎng)絡(luò)的信號質(zhì)量、不同信號線之間的串擾、電源和地噪聲。 </p><p>　　2.1.3電源完整性</p><p>　　電源完整性同樣在高速系統(tǒng)設(shè)計中有著重要地位，實際電路設(shè)計中，系統(tǒng)供電電源的質(zhì)量是系統(tǒng)

61、穩(wěn)定性和可靠性的主要標志。電源完整性是電路系統(tǒng)中特定電源及地與理想狀態(tài)的接近程度。好的電源完整性，就是指電源具有穩(wěn)定的供電和完整、統(tǒng)一的參考地，并且能夠給系統(tǒng)信號線路提供完整的閉合回路。在現(xiàn)實設(shè)計中是不可能實現(xiàn)的，這是因為電路系統(tǒng)中總是存在著不同程度的干擾和不同頻率的噪聲。</p><p>　　在系統(tǒng)設(shè)計過程中，分析電源完整性，可以通過做PCB時進行布線后仿真,來檢查系統(tǒng)的信號是否出現(xiàn)去禍電容設(shè)計不當、地層設(shè)計不

62、合理、地彈和電流分配不均勻等現(xiàn)象。</p><p>　　如果是供電電壓壓降問題,可通過以下幾個方面給予解決:</p><p>　　1.盡可能確保電源線路的通暢，要選擇正確的鋪地和管腳焊接方式,盡量加粗電源線和地線，使線路的阻抗較小,從而使電源電流通路良好。</p><p>　　2.盡可能增加大電流層的銅厚,比如把同一網(wǎng)絡(luò)的電源鋪設(shè)在多層，這樣可以使大電流順利的傳輸,

63、同時線路上產(chǎn)生的壓降也會很小。</p><p>　　如果是地彈現(xiàn)象,應(yīng)對策略有以下幾種:</p><p>　　1.降低芯片內(nèi)部電流變化率，這需要從芯片內(nèi)部的驅(qū)動器速率著手，由于現(xiàn)代大規(guī)模集成電路設(shè)計的方向是更快、更密和功能更強，因而這種方式可行性較差。</p><p>　　2.降低系統(tǒng)施加于電源的電感，高速電路板設(shè)計中通過采用自己的電源層，盡量讓電源和地處于同一平面

64、，都可以減少對電源形成的電感。</p><p>　　3.減小芯片因封裝產(chǎn)生的電源管腳與地管腳之間的電感，比如減短管腳焊接連線長度，盡量在電路板上進行大面積鋪銅。另外通過把電源和地的管腳成對布置來增加電源和地的禍合電感同樣也可以降低系統(tǒng)總的電感。</p><p><b>　　3系統(tǒng)總體設(shè)計方案</b></p><p>　　3.1系統(tǒng)總體方案設(shè)計和

65、性能指標</p><p>　　依據(jù)數(shù)據(jù)處理的發(fā)展現(xiàn)狀和現(xiàn)有技術(shù)，本設(shè)計以可編程邏輯器件FPGA作為數(shù)據(jù)采集系統(tǒng)控制核心，主要包括模擬數(shù)據(jù)采集電路、FPGA時序邏輯控制模塊、FIFO數(shù)據(jù)緩存電路，USB通信接口電路和電源模塊等幾部分。其中FPGA核心編制邏輯主要負責(zé)產(chǎn)生各部分的控制信號，完成對整個系統(tǒng)的邏輯編制，并對所采集的數(shù)據(jù)進行存儲和傳輸。系統(tǒng)采用40MHz晶振輸入，通過FPGA設(shè)計的鎖相環(huán)和分頻電路可以產(chǎn)生不

66、同的時鐘輸出，提供系統(tǒng)工作需要。數(shù)據(jù)采集模塊主要完成對模擬信號的A/D轉(zhuǎn)換;FIFO存儲電路是A/D轉(zhuǎn)換后的數(shù)據(jù)暫存空間;USB通信接口電路實現(xiàn)數(shù)據(jù)與計算機的傳輸。系統(tǒng)原理框圖如圖3-1所示。</p><p>　　如圖3-1所示，被采集模擬信號首先經(jīng)由運算放大器構(gòu)成的調(diào)理電路處理，再傳送到模數(shù)轉(zhuǎn)換器進行數(shù)據(jù)轉(zhuǎn)換，轉(zhuǎn)換的數(shù)據(jù)存儲在通過FPGA實現(xiàn)的數(shù)據(jù)緩存單元FIFO （ First Input First Out

67、put）再經(jīng)CY7C68013芯片的USB2.0總線傳送給計算機顯示分析及處理。</p><p>　　本課題結(jié)合FPGA和USB2.0技術(shù)設(shè)計的采集系統(tǒng)具有如下的性能指標:</p><p>　　1.單通道，最高采樣速率64Msps ;</p><p>　　2.采用USB2.0總線接口進行數(shù)據(jù)傳輸;</p><p>　　3.12bit的采樣分辨

68、率;</p><p>　　4.采樣范圍:0~5V;</p><p>　　測量誤差:0.5%以內(nèi)。</p><p><b>　　3.2硬件系統(tǒng)</b></p><p>　　本設(shè)計的硬件工作主要包括以下內(nèi)容:提出系統(tǒng)實現(xiàn)方案;繪制電路原理圖并制板;其中原理圖的繪制使用流行的Prote199 se軟件，最后進行硬件的調(diào)試。數(shù)據(jù)

69、采集系統(tǒng)的硬件系統(tǒng)可分為數(shù)據(jù)采集模塊、FPGA模塊、電源模塊和USB通信接口模塊，各模塊連接關(guān)系如圖3-2。</p><p>　　圖3-2硬件架構(gòu)的圖框</p><p>　　3.2.1現(xiàn)場可編程門陣列</p><p>　　現(xiàn)場可編程門陣列(Field Programmable Gate Array簡稱FPGA)是大規(guī)模集成電路技術(shù)和計算機輔助設(shè)計技術(shù)發(fā)展的產(chǎn)物，開發(fā)

70、人員可以在基于PC的設(shè)計環(huán)境完成FPGA設(shè)計過程中的源程序編寫、仿真、編譯、測試和驗證等全過程。FPGA的集成度很高，其集成門數(shù)從數(shù)萬到千萬級不等，在組合邏輯電路和時序邏輯電路設(shè)計中具有很大的優(yōu)勢。</p><p>　　由于FPGA運行速度快、內(nèi)部延時小、豐富的管腳資源、極高的時鐘頻率、強大的運算處理能力和豐富的便十二次開發(fā)的軟核，本系統(tǒng)中的全部控制邏輯由FPGA實現(xiàn)，這樣系統(tǒng)不僅處理速度和完成效率有了很大的提升

71、,而且系統(tǒng)的組成形式靈活，可以集成外圍控制、譯碼和接口電路，從而很好的解決了采樣速度過高和時序同步的問題。這樣FPGA作為整個系統(tǒng)的核心控制模塊，對信號采集、存儲、傳送實現(xiàn)了時序控制。</p><p>　　3.2.2數(shù)據(jù)采集方案</p><p>　　由于本設(shè)計采樣速度最大為64Msps，根據(jù)采樣定理AD芯片采用AD9226，該芯片單電源供電、12位精度、65Msps高速模數(shù)轉(zhuǎn)換器，片內(nèi)集成

72、高性能的采樣保持放大器和參考電壓源。由于采用流水線結(jié)構(gòu)，其采樣速率也65Msps。為了能直接進行數(shù)據(jù)讀取，在設(shè)計時加入了緩存FIFO，并用FPGA實現(xiàn)對ADC與FIFO緩存數(shù)據(jù)傳輸?shù)目刂啤?lt;/p><p>　　數(shù)據(jù)采集模塊的控制功能通過FPGA來實現(xiàn)，待采集連續(xù)信號經(jīng)調(diào)理電路處理后，F(xiàn)PGA時序就通知AD9226準備采樣，轉(zhuǎn)換后的數(shù)據(jù)與FIFO之間采用異步數(shù)據(jù)傳輸,當FIFO存儲的數(shù)據(jù)達到存儲容量一半的時候，F(xiàn)P

73、GA就會通過面板啟動USB總線接口,把數(shù)據(jù)從FIFO里讀走。可見數(shù)據(jù)采集部分是在FPGA的邏輯控制下完成采樣功能,由于FPGA的高速特性使得整個采集系統(tǒng)的采集速度能夠滿足設(shè)計要求。</p><p>　　3.2.3 USB通信接口</p><p>　　USB即通用串行總線(Universal Serial Bus），最早出現(xiàn)于1994年，是一種外部總線標準，主要應(yīng)用在PC領(lǐng)域的接口技術(shù)，目的

74、是統(tǒng)一電腦與外部設(shè)備的連接和通訊，USB具有能獨立供電,使用方便，支持設(shè)備的即插即用和熱插拔功能，并且通信速度很快,當前最新的USB3.0理論上傳輸速度能夠達到5Gbps，現(xiàn)在非常流行、技術(shù)成熟且應(yīng)用廣泛的USB2.0的數(shù)據(jù)傳輸速度最高也能達到480Mbit/s。因為本系統(tǒng)的采集速率很高,上位機和下位機之間傳輸?shù)臄?shù)據(jù)信息非常大,基于此，系統(tǒng)通信接口選用了USB總線。表3-1是USB的標準接口定義。</p><p>

75、;　　表3-1 USB標準接地定義</p><p>　　其中，USB信號通過標記為D+和D-的雙絞線傳輸，它們各自使用半雙工的差分信號并協(xié)同工作，以抵消長導(dǎo)線的電磁干擾。當前市場上供應(yīng)USB芯片的公司很多，比較有代表性的USB接口芯片包括CYPRESS公司的EZ-USB系列，CMD公司的USB0670系列和TI公司的TUSB204613等。經(jīng)比較分析各芯片的性價比、功能指標和開發(fā)的難易后，課題選用了CYPRESS

76、公司開發(fā)的CY7C68013芯片。該芯片采用改進的8051內(nèi)核，與標準的8051指令完全兼容，芯片包括帶8.5KB片上RAM的高速8051單片機、4KB的FIFO存儲器、通用可編程接口GPIF,智能USB接口引擎和USB2.0收發(fā)器等，不需要外加模塊就能夠?qū)崿F(xiàn)高速USB傳輸，具有非常高的性價比，這無疑是一個較為理想的芯片。</p><p>　　本文采用FIFO緩存作為USB芯片和FPGA之間進行數(shù)據(jù)交換的方式。一

77、般系統(tǒng)設(shè)計中數(shù)據(jù)緩存大多選用外置專用的FIFO芯片，在本設(shè)計中利用FPGA存儲單兀多的特性，使用FPGA內(nèi)嵌的IP功能模塊設(shè)計了FIFO緩存電路，這樣可以減少硬件的投入，縮短開發(fā)周期和降低設(shè)計成本。具體思路就是模數(shù)轉(zhuǎn)換的數(shù)據(jù)先存儲在FPGA內(nèi)的FIFO中，單片機CY7C68013根據(jù)控制面板中FIFO的狀態(tài)信號把轉(zhuǎn)換數(shù)據(jù)送給上位機處理和顯示。這樣就不會限制數(shù)據(jù)采集和傳輸速度，在面板上就可以靈活的控制FIFO中數(shù)據(jù)的傳輸。使FIFO的傳輸

78、速度能夠滿足數(shù)據(jù)采集的速度。</p><p><b>　　3.3軟件系統(tǒng)</b></p><p>　　系統(tǒng)軟件設(shè)計工作由FPGA的功能邏輯控制和Lab VIEW軟件程序設(shè)計兩大部分組成。其中FPGA的時序邏輯控制和各功能模塊設(shè)計是用VHDL語言編寫實現(xiàn)，可以劃分為四塊即AD采樣控制模塊，分頻模塊設(shè)計，F(xiàn)IFO控制模塊和USB通信控制模塊;Lab VIEW應(yīng)用軟件采用模

79、塊化結(jié)構(gòu)的設(shè)計理念，各模塊相互獨立實現(xiàn)確定的功能，采用模塊化的設(shè)計思想，可以充分發(fā)揮Lab VIEW具有的邏輯嚴密、開發(fā)周期短、程序清晰、調(diào)試方便的優(yōu)勢。</p><p>　　軟件開發(fā)工作包括:編寫FPGA的各控制模塊最后進行調(diào)試檢驗，F(xiàn)PGA程序的編寫應(yīng)用Altera公司開發(fā)的Quart us II軟件;應(yīng)用Lab VIEW編寫上位機界面，用來顯示和處理經(jīng)USB總線傳輸過來的數(shù)據(jù)。</p><

80、;p>　　3.3.1硬件描述語言VHDL</p><p>　　FPGA的邏輯功能使用VHDL語言來實現(xiàn)，VHDL是一種用于電路設(shè)計的高級言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，它具有很強的可移植性、支持模塊化設(shè)計、很高的靈活性、便于修改及系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)等特點，使得應(yīng)用VHDL語言設(shè)計系統(tǒng)時開發(fā)周期短，成本低于調(diào)試。</p><p>　　Quartus II軟件是Al

81、tera公司推出的FPGA開發(fā)工具，它集FPGA設(shè)計、仿真、調(diào)試功能于一體，近年來Altera逐步完善Quartus II的性能和編譯效率，為使用者提供了多功能的開發(fā)環(huán)境，Quartus II集成了FPGA設(shè)計過程中的設(shè)計輸入、邏輯綜合、時序分析、仿真和下載等全部階段，Quart us II軟件是一個全面的、易于使用的獨立解決方案，可以完成設(shè)計流程的所有階段啟動Quartos II軟件后的用戶圖形界而如圖3-3。

82、 </p><p>　　圖3-3 Quartus II啟動界向</p><p>　　VHDL是一種高效的電路系統(tǒng)實現(xiàn)方式，借助于EDA開發(fā)平臺可以完成電路描述、電路合成和電路仿真等工作。本設(shè)計主控芯片選用的是Altera公司生產(chǎn)的。因此開發(fā)環(huán)境是在Quartus II中完成的。</p><p>　　3.3.2 FPGA內(nèi)部原理圖</p>&l

83、t;p>　　根據(jù)系統(tǒng)的設(shè)計方案，使用VHDL語言實現(xiàn)的數(shù)據(jù)采集系統(tǒng)FPGA內(nèi)部原理圖如圖3-4所示。從圖中可以看出FPGA的內(nèi)部功能模塊主要有四部分組成，分別是QUDOU模塊實現(xiàn)對輸入的信號消抖，目的是讓系統(tǒng)工作更穩(wěn)定。PLL模塊主要是為系統(tǒng)提供可編程時鐘信號。ADC模塊是控制數(shù)模轉(zhuǎn)換的功能單元，F(xiàn)IFO模塊是對轉(zhuǎn)換的數(shù)據(jù)實現(xiàn)存儲，這些單元都是在FPGA的時序控制下完成的，它們就構(gòu)成了系統(tǒng)數(shù)據(jù)采集的主要功能。</p>

84、<p>　　圖3-4 系統(tǒng)數(shù)據(jù)采集功能</p><p>　　3.3.3 Lab VIEW軟件應(yīng)用</p><p>　　Lab VIEW是基于圖形化編程語言(又稱G語言)的程序開發(fā)環(huán)境，它與一般的文本代碼編程語言不同，通過調(diào)用它的功能豐富多樣的函數(shù)庫，我們能夠以框圖的形式實現(xiàn)程序功能;同時依托于計算機資源，可以減少系統(tǒng)硬件的體積和成本。Lab VIEW作為一個面向最終用戶的軟件，

85、應(yīng)用它可以提高設(shè)計數(shù)據(jù)采集系統(tǒng)的效率，Lab VIEW具有豐富的數(shù)據(jù)采集、分析及存儲的庫函數(shù);程序調(diào)試、開發(fā)方便;提供大量與外部代碼或軟件進行連接的機制，如DLL, DDE, ActiveX等。因此系統(tǒng)上位機程序在Lab VIEW開發(fā)環(huán)境下進行。</p><p><b>　　4 系統(tǒng)硬件設(shè)計</b></p><p><b>　　4.1硬件整體設(shè)計</b

86、></p><p>　　本設(shè)計的硬件電路包括信號調(diào)理電路、數(shù)據(jù)轉(zhuǎn)換電路、FPGA邏輯控制電路, USB總線接口電路和電源電路五個部分。硬件設(shè)計框圖如圖4-1。</p><p>　　圖4-1硬件設(shè)計框圖</p><p><b>　　4.2信號調(diào)理電路</b></p><p>　　由于對模擬信號采集前，需要對輸入信號進

87、行隔離以減弱其對系統(tǒng)的干擾。經(jīng)分析模擬信號的調(diào)理電路可由運算放大器構(gòu)成的電壓跟隨器來實現(xiàn)，因電壓跟隨器具有輸入阻抗高的特點，可以降低外加電路對電路系統(tǒng)的干擾，實現(xiàn)信號隔離。選用運放器件的參數(shù)主要考慮輸入阻抗的因素，整個信號調(diào)理電路采用1.5 V供電，根據(jù)信號類型將全部模擬信號調(diào)理到合適的范圍內(nèi),以便充分利用A/D的輸入動態(tài)范圍來實現(xiàn)自適應(yīng)采集。</p><p>　　經(jīng)分析電路設(shè)計需求，信號調(diào)理電路選用TI公司的O

88、PA2890來設(shè)計，高速單位增益穩(wěn)定電壓反饋放大器，使功耗降低90%以上。這種新器件的獨特架構(gòu)為設(shè)計人員提供了高帶寬與高壓擺率，同時結(jié)合了低靜態(tài)電流，因此適合便攜式儀表、有源濾波器與ADC緩沖器，同時在數(shù)據(jù)處理方面很有優(yōu)勢，尤其在實現(xiàn)隔離模擬信號，減少對采集電路的干擾方面很是適合。</p><p>　　系統(tǒng)設(shè)計的A/D采集的電壓頻率很高，所以需要對輸入信號進行隔離。應(yīng)用運放OPA2890芯片作為電壓跟隨器可以對輸

89、入信號進行很好的隔離效果，因為輸入阻抗高，輸出阻抗低是跟隨器的主要特點，電壓隔離器輸出電壓近似輸入電壓幅度，前級電路表現(xiàn)為高阻抗狀態(tài)，而對后級電路體現(xiàn)為低阻抗狀態(tài)，因而對前后級電路起到“隔離”作用。具體電路如圖4-2所示。</p><p>　　圖4-2信號調(diào)理電路</p><p><b>　　4.3數(shù)據(jù)轉(zhuǎn)換電路</b></p><p>　　數(shù)據(jù)

90、轉(zhuǎn)換電路是本系統(tǒng)的重要組成部分，它完成將模擬信號轉(zhuǎn)換成數(shù)字量的功能，需重點考慮采樣速度和精度需求。設(shè)計中數(shù)據(jù)轉(zhuǎn)換功能受到主控芯片F(xiàn)PGA的控制，轉(zhuǎn)換的數(shù)據(jù)同時要緩存在FPGA實現(xiàn)的FIFO存儲單元中，進而通過USB2.0傳送給計算機。</p><p>　　4.3.1主控芯片的選取</p><p>　　數(shù)據(jù)采集部分由ADI公司的一片ADC芯片和Altera公司的FPGA構(gòu)成。本設(shè)計采樣速度最

91、大為64Msps，依據(jù)采樣定理模數(shù)轉(zhuǎn)換器選擇美國ADI公司生產(chǎn)的高速模數(shù)轉(zhuǎn)換器AD9226，該芯片有高度靈活的輸入結(jié)構(gòu)，可以方便地和單端或差分輸入信號進行連接。采用單端輸入時，VINA管腳可通過直流或交流方式與輸入信號禍合，VINB管腳要偏置到合適的電壓;采用差分輸入時，VINA和VINB要由輸入信號同時驅(qū)動。AD9226還具有較低的功耗(475mw)和較高的信噪比(69dB)；AD9226采用直接二進制碼輸出12位的轉(zhuǎn)換數(shù)據(jù)，而設(shè)計者

92、也可通過設(shè)置MODE引腳來采用二進制碼補碼形式輸出數(shù)據(jù)。由于該芯片的諸上優(yōu)勢，結(jié)合設(shè)計參數(shù)和實際工作需要選擇了AD9226芯片。</p><p>　　設(shè)計中選用的AD9226芯片的封裝形式是SSOP，AD9226具有非常靈活輸入結(jié)構(gòu)，可以很好地處理差分輸入信號。其各引腳功能說明見表4-l 。</p><p>　　表4-1 AD9226管腳功能</p><p>　　4

93、.3.2數(shù)據(jù)轉(zhuǎn)換原理圖設(shè)計</p><p><b>　　FPGA</b></p><p>　　圖4-3數(shù)據(jù)轉(zhuǎn)換原理圖</p><p>　　4.4 FPGA設(shè)計</p><p>　　Altera公司的Cyclone系列FPGA芯片于2003年9月份推出，具有288Kbit的片內(nèi)RAM，并提供了多個用來管理板級時鐘網(wǎng)絡(luò)的全功

94、鎖相環(huán)以及同工業(yè)標準外部存儲器件相連的專用I/O端口，Cyclone芯片性價比很高。其中EP1C3 T 144C 8是Cyclone系列中的一員，共有2910邏輯單元，59904RAMbits, 1個鎖相環(huán)((PLL)，支持多電壓接口，支持低成本的串行器件配置，內(nèi)有Signal Tap嵌入式邏輯分析器，多達有104個用戶I/O端口。該款FPGA憑借如此豐富的資源，在數(shù)據(jù)處理和時序控制中應(yīng)用非常廣泛；在高速數(shù)字邏輯設(shè)計電路中尤其適合。&l

95、t;/p><p>　　依據(jù)設(shè)計需求和市場上相關(guān)可編程芯片的特點。本設(shè)計選用Altera公司Cyclone系列芯片，芯片型號為EP1C3 T144C 8，該芯片是Altera公司推出的低價格、高容量的FPGA，其以較低的價格、優(yōu)良的特性及豐富的片上資源在實際應(yīng)用中被廣泛的采用，和同類芯片比較起來具有很大的優(yōu)勢。芯片內(nèi)部結(jié)構(gòu)簡圖4-4所示。</p><p>　　圖4-4 EP1C3T144C8結(jié)構(gòu)

96、圖</p><p>　　4.4.1 FPGA原理設(shè)計</p><p>　　設(shè)計高速數(shù)據(jù)采集系統(tǒng)中，被采集模擬輸入信號經(jīng)A/D轉(zhuǎn)換成數(shù)字量后需要緩存存儲。為了提高采集速度和充分利用可編程邏輯器件的特點，同時為了能直接進行數(shù)據(jù)讀取，在設(shè)計時應(yīng)用了緩存FIFO模塊，該FIFO相當于一個雙端口RAM，一端輸入數(shù)據(jù)，另一端以相同的速度輸出數(shù)據(jù)，這樣使采集的數(shù)據(jù)能夠得到及時的傳輸，并用FPGA實現(xiàn)對A

97、DC與緩存之間進行數(shù)據(jù)傳輸?shù)目刂?。FPGA在數(shù)據(jù)采集系統(tǒng)中的主要任務(wù)是負責(zé)在USB2.0與ADC芯片之間的緩存控制，它一邊與ADC接口，另一邊與USB接口連接，并產(chǎn)生數(shù)據(jù)采集和FIFO需要的所有控制信號。實現(xiàn)對傳輸數(shù)據(jù)的緩存存儲、讀/寫控制信號、時鐘和輸出使能的控制等功能。由于FPGA器件具有豐富的資源、開發(fā)方便、具有在線編程的特點可以依據(jù)現(xiàn)場的具體情況，對FPGA的內(nèi)部邏輯配置進行修改，進一步增加了系統(tǒng)應(yīng)用的靈活性，并大大地縮短了產(chǎn)品

98、的開發(fā)設(shè)計周期，在本高速數(shù)據(jù)采集系統(tǒng)設(shè)計中，所有電路控制功能，都是通過FPGA來實現(xiàn)的。具體設(shè)計原理見圖4-5。</p><p>　　圖4-5 EP1CT114C8原理圖</p><p>　　4.4.2 FPGA配置電路設(shè)計</p><p>　　本課題選用的FPGA芯片EP1C3T144是基于SRAM工藝的，SRAM工藝的芯片具有很好的性價比，同時器件密度較高，缺點

99、是掉電后配置信息將丟失，具體使用時需要外加專用配置芯片，每次上電都需要將配置信息加載到配置芯片中，配置數(shù)據(jù)正確時系統(tǒng)才能工作，EP1C3T144芯片有專用的配置引腳，設(shè)計為何種模式由MSEL管腳的電平信號決定。本系統(tǒng)設(shè)計過程中根據(jù)Cyclone器件具有的配置模式，優(yōu)先選擇了JTAG和主動串行配置AS （ Active Serial)兩種配置下載模式。</p><p>　　1.主動串行配置AS模式設(shè)計</p&

100、gt;<p>　　主動串行配置方式通過增強型配置器件串行的將數(shù)據(jù)下載到FPGA中，該方式由</p><p>　　FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程，EPCS系列配置器件專供AS模式，目前只支持Cyclone系列，本設(shè)計選用配置芯片是EPCS1，該芯片的存儲容量是1Mbits，能夠滿足設(shè)計需求，Cyclone器件處于主動地位，配置芯片處于從屬地位。工作時配置數(shù)據(jù)通過DATAO

101、引腳送入FPGA，配置信息輸入ASDI引腳和nCS引腳，配置數(shù)據(jù)被同步在DCLK輸入上，1個時鐘周期傳送1位數(shù)據(jù)。在系統(tǒng)設(shè)計中，通過.TTAG接口把編譯和調(diào)試成功的程序下載到配置芯片里面，這樣每次給系統(tǒng)上電時，EPIC3T144芯片可以自動實現(xiàn)復(fù)位、配置和初始化的過程，實現(xiàn)配置芯片內(nèi)部的數(shù)據(jù)傳輸給FPGAo圖4-6是AS配置模式的電路圖。</p><p>　　圖4-6 AS配置模式的電路圖</p>

102、<p>　　2.JTAG配置模式設(shè)計</p><p>　　JTAG方式是FPGA最常用的配置模式，該模式不受MSEL引腳電平的影響，JTAG是一個工業(yè)標準，中文稱連接測試組，主要用于芯片測試等功能，符合IEEE Std 1149.1聯(lián)合邊界掃描測試協(xié)議四，JTAG接口支持在系統(tǒng)編程，易于程序調(diào)試，設(shè)計中使用Altera下載電纜來完成FPGA硬件版和仿真器的連接。圖4-7是JTAG配置模塊電路設(shè)計，其中T

103、MS引腳是測試模式選擇，TCK為測試時鐘輸入，TDI為測試數(shù)據(jù)輸入，而 TDO為測試數(shù)據(jù)輸出。</p><p>　　圖4-7 JTAG配置模塊電路設(shè)計</p><p>　　4.5 USB接口電路設(shè)計</p><p>　　接口電路主要完成的工作是:把前端A/D采集變換后的數(shù)字量，數(shù)據(jù)緩存在FIFO中，通過USB2.0總線傳送給計算機。本設(shè)計中USB接口電路設(shè)計采用Cy

104、press公司的CY7C68013芯片，該芯片內(nèi)置了一個增強型8051控制器，主要用于接收AD轉(zhuǎn)換器傳送的采集數(shù)據(jù)并按USB規(guī)約傳送給PC主機。CY7C68013芯片的正常工作電壓是3.3 V，這與FPGA的管腳電壓值一樣，因此，68013的供電采用數(shù)據(jù)采集板的供電電源。</p><p>　　68013的數(shù)據(jù)傳輸分為手動和自動兩種。所謂手動就是固件程序進行控制數(shù)據(jù)傳輸?shù)亩嗌倥c時間。而自動傳輸則CPU不參與干預(yù)。U

105、SB數(shù)據(jù)經(jīng)端點緩沖區(qū)輸入芯片，也可經(jīng)端點緩沖區(qū)從芯片輸出。68013的端點緩沖區(qū)被分為大小兩組。EPO和EP1屬于小端點，他們是64字節(jié)端點，只能被CPU訪問，不能夠直接與外部邏輯連接。EP2, EP4, EP6, EP8屬于大端點，芯片為他們提供了2倍，3倍或4倍緩沖區(qū)。其中EP2和EP6是最靈活的端點，他們的大小(512字節(jié)或1024字節(jié))和緩沖的深度都是可以變換的。CY7C68013芯片的結(jié)構(gòu)。</p><p&

106、gt;　　圖4-8 CY7C68013結(jié)構(gòu)框圖</p><p><b>　　4.6電源設(shè)計</b></p><p>　　電源性能的好壞關(guān)系到整個采集系統(tǒng)的成敗。因此設(shè)計系統(tǒng)的供電部分起到關(guān)鍵作用。而且AD轉(zhuǎn)換部分還分為模擬電壓和數(shù)字電壓。設(shè)計系統(tǒng)中運放OPA2890、AD轉(zhuǎn)換、CY7C68013和II EP1C3T144等芯片分別需要幾種供電電源，其中OPA2890需