芯片驗證測試及失效分析技術研究.pdf

1、本文針對中科院計算所龍芯CPU芯片等驗證測試項目中存在的實際問題，對測試開發(fā)流程、失效分析流程等方面進行了研究，取得了以下研究成果： l.針對該款芯片測試中頻率高、時序嚴格、數(shù)據量大以及單一測試方法覆蓋率低、測試成本高等問題，建立了一個實際可行的驗證測試及失效分析流程。該流程綜合采用結構測試、功能測試、參數(shù)測試等測試方法，采取“發(fā)現(xiàn)故障即停止”的測試方式，根據芯片首次失效的位置對失效芯片進行Bin的分類，有效增強了分析的針對性

2、，縮短了測試時間。以測試項目有效性信息和測試資源信息為決策依據，設計了一個優(yōu)化測試流程的算法，同窮盡枚舉算法(n!)和動態(tài)規(guī)劃算法(O(dn2<’n>))相比，計算復雜度降低為O(dn<’3>)(d表示待測電路的數(shù)目，n表示待排序的測試項目的數(shù)目)?！　?.基于Shmoo圖等特性分析，采取不同的實驗方案對測試項目以及與頻率特性相關的故障進行了客觀分析。實驗數(shù)據表明，各測試項目對失效芯片的覆蓋范圍沒有“包含關系”，只有采取多個測試項目互

3、為補充的方案，才可能保證較好的驗證測試質量。同時發(fā)現(xiàn)，當提高測試頻率，失效芯片被發(fā)現(xiàn)的幾率隨之增加，這說明與頻率特性相關的故障在高頻環(huán)境下更加活躍，高頻測試(如真速測試)是驗證測試中必不可少的測試項目。　　3.針對該款芯片傳統(tǒng)的“串行模式”測試開發(fā)流程中存在的效率低、周期長、交可性差等問題，提出了一個“并行模式”開發(fā)流程。該流程中驗證測試與生產測試并行開發(fā)，有效增強了設計者、測試者、生產者的交互性，既可共享設計、測試程序、測試向量等信