基于折疊計(jì)數(shù)器的集成電路低功耗BIST研究.pdf

1、BIST為復(fù)雜電路的測(cè)試提供了一種很有前途的解決方案，但由于本身存在的特點(diǎn)，致使電路在測(cè)試過(guò)程中出現(xiàn)新的問(wèn)題——測(cè)試功耗過(guò)高。特別是針對(duì)有功耗約束的電路，這種問(wèn)題就更加突出。過(guò)高的測(cè)試功耗不但影響電路性能的可靠性，甚至?xí)闺娐返某善仿氏陆?。因此，低功耗BIST測(cè)試已成為研究中的熱點(diǎn)問(wèn)題，本論文主要研究混合BIST低功耗測(cè)試方法，以及將功耗和編碼二者結(jié)合的完全確定性低功耗測(cè)試方法。其中主要內(nèi)容如下： 1低功耗BIST方法的概述：列

2、舉了當(dāng)前各種低功耗BIST測(cè)試方案，分析了各自的特點(diǎn)，并對(duì)他們進(jìn)行了分類(lèi)說(shuō)明。 2提出了一種混合BIST低功耗測(cè)試方案：根據(jù)混合BIST測(cè)試方案的特點(diǎn)，利用門(mén)控時(shí)鐘測(cè)試方法實(shí)現(xiàn)了混合BIST中偽隨機(jī)低功耗測(cè)試；在確定性測(cè)試中利用加載到CUT上折疊序列的特點(diǎn)，調(diào)整加載折疊序列的順序，改善相鄰序列之間的相關(guān)性，顯著減少了測(cè)試過(guò)程中電路上的跳變數(shù)值，從而大大降低了測(cè)試功耗。 3完全確定性BIST低功耗測(cè)試方案研究：針對(duì)電路完全