集成電路低功耗可測(cè)性設(shè)計(jì)技術(shù)的分析與實(shí)現(xiàn).pdf

1、隨著超大規(guī)模集成電路的設(shè)計(jì)集成度以及復(fù)雜性的提高，尤其是片上系統(tǒng)SoC芯片的快速發(fā)展，給集成電路的測(cè)試帶來(lái)巨大的挑戰(zhàn)。因工藝的快速發(fā)展以及各種高性能、便攜式設(shè)備越來(lái)越廣泛的使用，對(duì)功耗的關(guān)注已經(jīng)成為芯片設(shè)計(jì)與測(cè)試中的首要問(wèn)題。有研究數(shù)據(jù)表明，測(cè)試期間所產(chǎn)生的功耗通常要比正常模式下產(chǎn)生的功耗多出好幾倍。產(chǎn)生這種現(xiàn)象的原因有幾方面，首先為了降低測(cè)試復(fù)雜性，DFT通常在正常操作模式下閑置，僅在測(cè)試模式下工作；其次，測(cè)試向量相互之間的相關(guān)度往往

2、很小；最后是因?yàn)樵诓捎玫凸脑O(shè)計(jì)手段的芯片設(shè)計(jì)中，通常一般只有少數(shù)的模塊的電路在工作，其他模塊在正常工作模式下時(shí)鐘或者電源是被關(guān)斷了的，而在芯片的測(cè)試模式下，為了提高測(cè)試效率，要求電路中盡可能多的節(jié)點(diǎn)發(fā)生翻轉(zhuǎn)，過(guò)大的功耗會(huì)增加芯片的測(cè)試成本，降低電路的性能指標(biāo)，嚴(yán)重的情況下還可能給被測(cè)電路帶來(lái)負(fù)面的影響，損壞電路。因此，降低測(cè)試模式下芯片的功耗已然成為了集成電路設(shè)計(jì)和測(cè)試開(kāi)發(fā)過(guò)程的的一個(gè)重要目標(biāo)。
　　集成電路設(shè)計(jì)過(guò)程中對(duì)控制功耗

3、采用的手段主要是針對(duì)如何降低芯片在正常工作模式下的功耗，而這些設(shè)計(jì)手段只能保證芯片正常工作期間的功耗，對(duì)芯片測(cè)試模式下的功耗是無(wú)效的。其原因主要是由于測(cè)試的目的就是要讓芯片在最短的時(shí)間內(nèi)完成內(nèi)部多有節(jié)點(diǎn)的翻轉(zhuǎn)，同時(shí)將翻轉(zhuǎn)信息傳送給外部，而這與集成電路的低功耗設(shè)計(jì)目的是矛盾的。芯片在測(cè)試模式下，要在短時(shí)間內(nèi)完成內(nèi)部電路節(jié)點(diǎn)的大量跳變，這會(huì)帶來(lái)大的測(cè)試功耗問(wèn)題，主要體現(xiàn)在：第一點(diǎn)，過(guò)大的測(cè)試功耗會(huì)導(dǎo)致芯片在測(cè)試時(shí)的溫度過(guò)高，從而將芯片電路燒

4、壞；第二點(diǎn)，在測(cè)試模式下被測(cè)電路的大量狀態(tài)跳變需要大的電流供應(yīng)來(lái)保障，如果電流供應(yīng)不足就容易導(dǎo)致沒(méi)有缺陷的芯片無(wú)法通過(guò)測(cè)試。
　　基于對(duì)集成電路測(cè)試時(shí)期大功耗產(chǎn)生的原因和過(guò)大功耗給芯片帶來(lái)的危害的分析，我們需要更多的關(guān)注測(cè)試期間功耗的問(wèn)題，學(xué)術(shù)界和工程界也做了很多研究，致力于解決測(cè)試功耗問(wèn)題。
　　本文討論了低功耗掃描測(cè)試技術(shù)及低功耗內(nèi)建自測(cè)試技術(shù)的設(shè)計(jì)原理和方法，并結(jié)合工程項(xiàng)目，對(duì)低功耗內(nèi)建自測(cè)試技術(shù)、低功耗掃描測(cè)試技術(shù)進(jìn)