基于65nm的低功耗設計與等價性驗證.pdf_第1頁
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文檔簡介

1、隨著移動通訊技術的發(fā)展和手機用戶的快速拓展，低功耗技術已經廣泛的應用于手機芯片設計中。傳統的低功耗設計方法已經不能滿足日益俱進的低功耗需求。為了能夠更加積極的降低功耗，本文采用了一種新的低功耗設計方法：靜態(tài)多電壓設計方法。靜態(tài)多電壓設計方法拋棄了傳統的單電源模式，在整個設計中將設計明確的劃分為多個電壓域，UPF在綜合過程中，作為低功耗指導插入低功耗元件，實現低功耗設計。在整個電路的運行過程中，芯片各個部分的電壓都可以根據需要來降低工作電

2、壓或者直接切斷電源用以降低功耗。本文參考 Accellera UPF v1.0標準，依照 ARM總線外圍電路的低功耗意圖，完成了ARM總線外圍電路 UPF的設計。
　　在超大規(guī)模集成電路設計在中，傳統的門級仿真時間過長，測試向量無法覆蓋整個設計，形式驗證應運而生。本文采用 Cadence公司的Conformal工具，基于RTL、UPF的綜合結果，在現有的兩種驗證方法的基礎上提出一種新的方法。這種新的方法解決了打平的驗證方法無法解決

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