65nm SoC芯片低功耗設(shè)計的物理實現(xiàn).pdf

1、SoC芯片的功耗由動態(tài)功耗、短路功耗和漏電功耗組成。隨著工藝技術(shù)的進步，漏電功耗顯著增加，到65nm工藝時，漏電功耗占芯片總功耗的50％以上，由此可見，在65nm SoC芯片物理設(shè)計時，漏電功耗已成為與芯片性能、面積同等重要的設(shè)計指標(biāo)。
　　 本文闡述了SoC芯片中功耗的物理來源，分析了業(yè)界主流的低功耗設(shè)計方法，然后重點分析了65nm SoC芯片漏電功耗的優(yōu)化。芯片處于正常和休眠模式都會產(chǎn)生漏電功耗，兩種模式下芯片漏電功耗的優(yōu)化

2、方法不同。本文首先分析了芯片處于正常模式時多閾值電壓設(shè)計優(yōu)化芯片漏電功耗的方法，對低閾值電壓單元的使用率進行限制，并手動替換低閾值電壓單元，以最大程度地優(yōu)化芯片的漏電功耗，同時將不同工作條件下工藝庫中單元的時序與功耗數(shù)據(jù)整合成新的庫，作為物理設(shè)計的目標(biāo)庫，以優(yōu)化芯片的漏電功耗和時序；其次分析了芯片處于休眠模式時電源門控設(shè)計優(yōu)化漏電功耗的方法，重點對電源門控單元的插入及控制信號的連接展開研究，給出以柱狀模式連接控制信號的方法，它結(jié)合了HF