硬件事務存儲微體系結構及其驗證研究.pdf

1、隨著集成電路技術的不斷發(fā)展，依靠增加單核處理器結構復雜度與提高工作頻率來提升微處理器性能的方法出現(xiàn)了收益遞減現(xiàn)象。片上多處理器以其強大的線程級并行處理能力，高效的資源利用率，良好的設計擴展性成為微處理器設計發(fā)展方向。片上多處理器技術帶來的核間數(shù)據(jù)交換與存儲層次結構的變化，直接影響到處理器芯片的性能和編程模式。因此，多核共享存儲機制和線程并行編程機制的研究成為提高多核結構效能的關鍵問題之一。事務存儲正是為了解決多處理器共享存儲并行編程困難

2、問題而提出的，利用事務的原子特性進行編程，程序員只需關注哪里需要添加原子性操作，而不是怎么保證這樣的原子性，從而降低了并行編程的難度。本文從系統(tǒng)角度綜合考慮硬件事務存儲的發(fā)展趨勢與面臨的挑戰(zhàn)，重點研究處理器硬件事務存儲微結構，支持高速緩存一致性與事務存儲的存儲結構及其片上多處理器系統(tǒng)仿真驗證平臺。
　　 首先，針對硬件事務存儲結構進行邏輯實現(xiàn)的發(fā)展趨勢，本文提出一種基于嵌入式處理器微體系結構進行的硬件事務存儲擴展設計方法。融合處

3、理器流水線與存儲結構，采用模塊化的結構設計，探索事務存儲結構對處理器微體系結構及關鍵路徑的影響。我們主要針對處理器存儲執(zhí)行單元、流水線控制單元以及指令譯碼單元進行修改擴展設計，并且通過設計事務存儲硬件指令，為軟件人員提供事務并行編程接口。邏輯綜合結果表明，硬件事務存儲微結構擴展設計，在片上存儲單元配置占總面積65％的嵌入式處理器基礎上，共增加21%面積與18%功耗開銷，而不會改變處理器的關鍵路徑，對處理器結構影響較小。為硬件事務存儲在處

4、理器微結構上進行邏輯實現(xiàn)提供解決方案。
　　 其次，針對鎖同步機制與事務存儲機制并存現(xiàn)狀，本文提出一種支持高速緩存一致性與硬件事務存儲的TMESI目錄協(xié)議。在嵌入式處理器結構上，通過數(shù)據(jù)緩存狀態(tài)標志位的擴展，以及存儲流水線控制單元的設計優(yōu)化實現(xiàn)對TMESI協(xié)議的支持。利用片上互連網(wǎng)絡設計構建同構8核共享存儲架構實驗平臺。使用數(shù)據(jù)庫類型的售票系統(tǒng)微程序以及科學計算核心算法程序，分別采用鎖同步機制與事務存儲機制進行編程，實驗結果表明

5、，TMESI協(xié)議的事務存儲機制相比于普通事務存儲機制，對于不同特性的應用程序有1%～17%的性能提升。對于售票系統(tǒng)這類數(shù)據(jù)依賴關系不明確的程序，事務存儲能夠發(fā)揮其推測執(zhí)行的優(yōu)勢，相比于鎖同步機制具有更好的并行性能；而對于具有明確數(shù)據(jù)依賴關系的科學計算核心算法程序，粗顆粒度鎖同步機制與事務存儲機制的性能基本相當，而細顆粒度鎖相比事務存儲并行性能表現(xiàn)更好，最多能夠有14%的性能提高。
　　 最后，針對規(guī)模日益擴大的片上多處理器系統(tǒng)對

6、于仿真驗證工具的仿真速度、準確性與擴展性要求不斷提高的需求，本文提出基于多片F(xiàn)PGA的硬件驗證平臺設計。根據(jù)所設計的基于片上網(wǎng)絡互連的多核系統(tǒng)特點，采用將處理器與片上互連網(wǎng)絡分開映射到不同F(xiàn)PGA的劃分映射驗證方式，能夠?qū)崿F(xiàn)FPGA之間的并行數(shù)據(jù)傳輸，從而避免了多數(shù)已有驗證平臺在FPGA間采用時分復用或串行方式進行數(shù)據(jù)傳輸所帶來的仿真速度降低與修改目標系統(tǒng)微結構的弊端。驗證平臺使用高速串行接口進行互連擴展，可以支持大規(guī)模的系統(tǒng)驗證開發(fā)，