基于憶阻器的存儲(chǔ)加密體系結(jié)構(gòu)技術(shù).pdf

1、存儲(chǔ)器是保存數(shù)據(jù)的載體，是保護(hù)數(shù)據(jù)的最后一道屏障。安全存儲(chǔ)對(duì)于信息安全意義重大。傳統(tǒng)安全存儲(chǔ)技術(shù)所面臨的問(wèn)題的根源在于存儲(chǔ)器與處理器的分離。作為一種新型的納米電子器件，憶阻器的發(fā)現(xiàn)和研究為融合存儲(chǔ)與運(yùn)算兩種功能提供了可能。在存儲(chǔ)方面，憶阻器由于其存儲(chǔ)密度高、耐久性好、功耗低、讀寫(xiě)速度快、非易失性好等良好的器件特性引起了廣泛關(guān)注，已經(jīng)成為了新型非易失性存儲(chǔ)器研究的熱點(diǎn)。在運(yùn)算方面，基于憶阻器的“狀態(tài)邏輯”運(yùn)算功能的提出，為實(shí)現(xiàn)邏輯運(yùn)算找到

2、了一條不同于傳統(tǒng)邏輯門(mén)電路的途徑。本文以密碼學(xué)領(lǐng)域的經(jīng)典加密算法為切入點(diǎn)，分析經(jīng)典加密算法的公共操作，設(shè)計(jì)存儲(chǔ)與運(yùn)算融合的存儲(chǔ)加密體系結(jié)構(gòu)，研究通過(guò)憶阻器的狀態(tài)邏輯運(yùn)算功能實(shí)現(xiàn)加密運(yùn)算的設(shè)計(jì)方法，分析和設(shè)計(jì)存儲(chǔ)與加密運(yùn)算相融合的電路結(jié)構(gòu)，并通過(guò)全面的實(shí)驗(yàn)對(duì)系統(tǒng)的開(kāi)銷(xiāo)和性能進(jìn)行評(píng)估。本研究主要內(nèi)容包括：
　?、呕趹涀杵鞔鎯?chǔ)與運(yùn)算功能兼?zhèn)涞钠骷卣?，本文設(shè)計(jì)了基于憶阻器的存儲(chǔ)加密體系結(jié)構(gòu)。在不需要將納米交叉桿陣列中的數(shù)據(jù)讀出的情況下

3、，通過(guò)在存儲(chǔ)陣列外圍增加加密運(yùn)算控制模塊，直接對(duì)陣列內(nèi)的憶阻器存儲(chǔ)單元上存儲(chǔ)的數(shù)據(jù)進(jìn)行運(yùn)算操作。與傳統(tǒng)體系結(jié)構(gòu)相比，這樣的加密方式減少了數(shù)據(jù)在“搬移”過(guò)程中暴露的機(jī)會(huì)，提高了存儲(chǔ)系統(tǒng)的安全性。同時(shí)，由于納米交叉桿結(jié)構(gòu)天然的并行性，加密運(yùn)算可以在陣列內(nèi)的多條字線(xiàn)上以及多個(gè)陣列上并行展開(kāi)。這將極大地提高加密運(yùn)算的吞吐率。為了評(píng)估系統(tǒng)的開(kāi)銷(xiāo)與性能，本文以DES算法為例，設(shè)計(jì)和實(shí)現(xiàn)了加密運(yùn)算控制模塊，并分別面向FPGA和基于標(biāo)準(zhǔn)單元的ASIC進(jìn)

4、行了綜合。評(píng)估的結(jié)果表明，本系統(tǒng)在較小的面積開(kāi)銷(xiāo)和功耗開(kāi)銷(xiāo)下，可以達(dá)到極高的加密運(yùn)算吞吐率。
　?、漆槍?duì)按位異或、查找表、移位操作、加法和乘法操作、有限域GF(28)上的乘法逆、模冪和模乘等基本加密操作的具體運(yùn)算過(guò)程，本文提出了具體的狀態(tài)邏輯運(yùn)算序列的設(shè)計(jì)和優(yōu)化方法。結(jié)合憶阻器狀態(tài)邏輯操作的特點(diǎn)和經(jīng)典數(shù)字電路已有的設(shè)計(jì)方法，本文對(duì)比了每一種加密操作的多種設(shè)計(jì)方法，給出每一種操作的復(fù)雜度分析。通過(guò)與傳統(tǒng)數(shù)字邏輯電路設(shè)計(jì)的對(duì)比，本文發(fā)

5、現(xiàn)了狀態(tài)邏輯設(shè)計(jì)的運(yùn)算特點(diǎn)，如在實(shí)現(xiàn)復(fù)雜邏輯功能時(shí)查找表方式具有較高的計(jì)算效率，以及循環(huán)次數(shù)為變量的循環(huán)操作實(shí)現(xiàn)效率較低等。本文還設(shè)計(jì)出了一些在本存儲(chǔ)加密體系結(jié)構(gòu)下特有的邏輯功能，如尋址移位、相對(duì)移位和條件賦值等?；炯用懿僮鞯难芯繛闃?gòu)建復(fù)雜加密算法奠定了理論基礎(chǔ)，也為硬件電路的設(shè)計(jì)提出了具體要求。
　?、窃诩{米交叉桿結(jié)構(gòu)上以狀態(tài)邏輯方式實(shí)現(xiàn)復(fù)雜加密算法的一個(gè)重要前提是陣列的規(guī)模與運(yùn)算具有良好的可擴(kuò)展性。本文從空間和時(shí)間兩個(gè)維度對(duì)

6、狀態(tài)邏輯運(yùn)算電路的可擴(kuò)展性進(jìn)行分析。在空間上，得出了影響陣列可擴(kuò)展性的關(guān)鍵參數(shù)是器件開(kāi)關(guān)閾值電壓這一重要結(jié)論，并提出通過(guò)采用1S1R結(jié)構(gòu)的納米交叉桿陣列提高空間可擴(kuò)展性的方法。在時(shí)間上，展示了已有電路設(shè)計(jì)在經(jīng)過(guò)多次運(yùn)算后由于誤差累積導(dǎo)致錯(cuò)誤發(fā)生的情況，設(shè)計(jì)了自適應(yīng)清零電路，將執(zhí)行蘊(yùn)含操作時(shí)產(chǎn)生的誤差在清零操作時(shí)消除，提高了運(yùn)算的可擴(kuò)展性，避免了額外的刷新操作。通過(guò)對(duì)電路可擴(kuò)展性的分析與設(shè)計(jì)，本文夯實(shí)了憶阻器狀態(tài)邏輯運(yùn)算功能的電路基礎(chǔ)。<

7、br>　?、仍谧x電路方面，提出了納米交叉桿存儲(chǔ)陣列內(nèi)的多路復(fù)用讀出電路，相比已有的讀電路可以有效地降低外圍CMOS電路的開(kāi)銷(xiāo)，從而更好地發(fā)揮憶阻器存儲(chǔ)陣列的高密度優(yōu)勢(shì)。通過(guò)對(duì)多個(gè)器件和電路參數(shù)的討論，得出憶阻器器件的非線(xiàn)性I-V特性或較高的低阻值特性可以改善多路復(fù)用讀出電路的可擴(kuò)展性的結(jié)論。在寫(xiě)操作方面，提出了面向納米交叉桿結(jié)構(gòu)的憶阻器編程電路。在不增加額外器件開(kāi)銷(xiāo)的情況下，利用憶阻器自身的閾值特性實(shí)現(xiàn)準(zhǔn)確的多值編程，有效提高了存儲(chǔ)器的