SOC軟硬件協(xié)同驗證平臺的聯(lián)合架構(gòu)設(shè)計.pdf

1、隨著半導(dǎo)體行業(yè)和集成電路行業(yè)的不斷發(fā)展,市場開始追求體積更小、功耗更低、功能更強(qiáng)的產(chǎn)品。一種以嵌入式系統(tǒng)為核心,將軟件和硬件集成到一起,并追求系統(tǒng)最大包容的集成芯片越來越流行,這就是片上系統(tǒng)(System On Chip,SOC)。隨著片上系統(tǒng)復(fù)雜度的不斷增加,芯片驗證的復(fù)雜度也成指數(shù)倍的增長,芯片驗證的壓力越來越大。軟硬件協(xié)同驗證技術(shù)作為芯片驗證的關(guān)鍵技術(shù),起著越來越重要的作用。在軟件硬件協(xié)同驗證中,一個好的軟硬件協(xié)同驗證平臺能夠在芯

2、片流片之前準(zhǔn)確的反映軟件和硬件設(shè)計中出現(xiàn)的問題,以提高流片成功的幾率。如何設(shè)計出快速準(zhǔn)確的軟硬件協(xié)同驗證平臺,已經(jīng)成了一個相當(dāng)重要的問題。
　　本文針對軟硬件協(xié)同驗證平臺中的速度和可見性問題,系統(tǒng)的介紹了最近流行的電子系統(tǒng)級(Electronic System Level,ESL)設(shè)計技術(shù)及其虛擬平臺軟件Soc Designer,介紹了硬件加速技術(shù)及其設(shè)計平臺EVE板,將這兩種技術(shù)和傳統(tǒng)的軟硬件協(xié)同驗證技術(shù)(HDL仿真技術(shù)和FPG

3、A板級驗證技術(shù))進(jìn)行了比較,說明了這兩種技術(shù)的優(yōu)缺點。在此基礎(chǔ)上,提出了一種將Soc Designer平臺和EVE平臺相結(jié)合的聯(lián)合驗證平臺的架構(gòu)設(shè)計方案,該方案綜合了ESL技術(shù)和硬件加速技術(shù)的優(yōu)點。然后,以導(dǎo)航SOC為例,根據(jù)Soc Designer平臺和EVE平臺之間的通信方式的不同,選擇對基于共享內(nèi)存的通信方式和基于socket的通信方式的聯(lián)合驗證平臺進(jìn)行了實現(xiàn),給出了兩個平臺之間的通信機(jī)制和同步策略,并驗證了整個聯(lián)合驗證平臺設(shè)計的