基于混合硬件-軟件的以加速器為中心的異構架構研究.pdf

1、嵌入式系統(tǒng)已經(jīng)成為人們日常生活中不可或缺的一部分。智能手機，高清電視，洗衣機和汽車牽引力控制系統(tǒng)不僅使生活更舒適，而且使生活更安全。低成本，高性能和高能效的需求已經(jīng)成為系統(tǒng)設計的關鍵，為了實現(xiàn)這些需求，以加速器為中心的異構計算成為有效利用硬件的最佳方式。本論文研究了高性能和高能效嵌入式系統(tǒng)的兩種設計方法。第一種方法是基于應用剖析來定制處理器架構。第二種方法是設計專用加速器，將其集成到處理器的數(shù)據(jù)路徑，以增強性能。
　　第一種方法涉

2、及到FlexCore處理器中的指令解壓縮器的實現(xiàn)以及壓縮和解壓縮方案的分析。指令解壓縮器由VHDL設計和實現(xiàn)，并使用Cadence RTL編譯器進行了綜合。針對指令解壓縮器的硬件實現(xiàn)，本文分析了壓縮方案中不同參數(shù)的影響。由于節(jié)省了內存占用，指令解壓縮器大大提高了FlexCore的性能。然后，本文利用兩種類型的加法器電路，紋波進位加法器(RCA)和Sklansky型加法器(SKL)，實現(xiàn)了基本算術邏輯單元(ALU)。本文在專用集成電路(A

3、SIC)平臺上，使用了VHDL和標準元件設計了ALU。綜合結果表明，ALU-RCA的面積變化比ALU-SKL更快，因為ALU-RCA必須更加努力以滿足嚴格的時間約束，具有快速加法器的ALU-SKL則可以輕松滿足嚴格的時間約束，而不增加面積和功耗。如果時間約束不高，與ALU-SKL相比，ALU-RCA使用較少的面積和功率。
　　在第二種方法中，設計和實現(xiàn)了用于坐標旋轉數(shù)字計算機(CORDIC)，循環(huán)冗余校驗(CRC)和維特比(Vit

4、erbi)算法的專用硬件加速器塊。硬件加速器被集成到嵌入式處理器數(shù)據(jù)路徑，在執(zhí)行時間和能源效率方面，增強了處理器性能。之所以選擇這些算法是因為它們被廣泛地用于信號處理和通信系統(tǒng)中。這些算法的混合硬件/軟件實現(xiàn)，提高了性能和面積/能量效率。對于CORDIC，CRC和Viterbi算法，在性能和能量效率方面，加速的嵌入式處理器數(shù)據(jù)路徑分別提高了14倍，153倍和4倍。CORDIC加速器的面積節(jié)省率高，共節(jié)省了四個乘法器和兩個加法器。

5、　　最后，給出了兩個專用異構架構的設計實例。在第一個設計中，F(xiàn)PGA原型數(shù)字助聽器的實現(xiàn)分為三個不同階段:僅軟件，混合硬件/軟件，僅硬件。第二個例子涉及距離和速度測量系統(tǒng)的實現(xiàn)。FPGA實現(xiàn)分為三個階段:使用Microblaze處理器的完全C設計，采用定制協(xié)處理器的加速設計，以及完全定制的硬件設計。整個系統(tǒng)在ASIC平臺上實現(xiàn)，基于130nm工藝技術的ASIC在面積和時間方面優(yōu)化了模塊。論文給出了系統(tǒng)實現(xiàn)所使用的平臺的優(yōu)缺點以及各種屬性