高速ADC中SPI接口電路的研究與設計.pdf

1、高速ADC在雷達、無線通信、高速數(shù)據(jù)采集等領域有著廣泛的應用。作為完成對數(shù)據(jù)采樣、轉換工作的核心模塊，ADC與外部控制器之間的數(shù)據(jù)傳輸，以及其性能的提升逐漸成為了芯片開發(fā)者們研究的熱點。SPI接口總線因其具有傳輸速度快、占用信號線少、信號傳輸準確率高、全雙工等優(yōu)點，在數(shù)據(jù)通信中得到了廣泛應用。因此，將SPI接口集成在高速ADC芯片中的設計理念已然成為了當前高速ADC開發(fā)的主流趨勢。
　　本文基于一款折疊插值架構的高速ADC，研究并

2、設計了適用于高速ADC的SPI接口電路，實現(xiàn)了高速ADC與外部控制器的數(shù)據(jù)串行通信，并研究了對高速ADC的多功能配置，包括校準使能、數(shù)據(jù)時鐘DCLK相位選擇、多通道工作斷電控制、編碼測試功能等。通過采用SPI接口電路對ADC的配置方法，節(jié)約了芯片管腳數(shù)，可大大減小芯片面積。另外，還研究了通過SPI接口電路對高速ADC中失配誤差進行校準，包括采樣保持電路的失調(diào)失配以及時序產(chǎn)生電路的采樣時間失配。這種手動校準的設計方法不但校準精度高，而且具

3、有更好的靈活性和可控制性。
　　本文利用Verlilog HDL硬件描述語言完成了SPI接口電路的RTL級設計，利用Modelsim仿真軟件對設計的SPI接口電路進行了功能仿真，驗證了其功能的正確性，并在數(shù)模混合仿真平臺CadenceAMS中，對RTL級的SPI接口電路和基于TSMC0.18μm CMOS工藝的誤差校準電路進行級聯(lián)仿真，結果表明通過SPI接口電路可以實現(xiàn)失配誤差的校準，其中采樣保持電路的ENOB從8.93bits提

4、升至11.03bits，時序產(chǎn)生電路校準后的采樣時序偏差為0.09ps，有效降低了電路的失配誤差，提升了電路性能，從而改善高速ADC的整體性能。接著，對設計的SPI接口電路進行FPGA硬件實現(xiàn)與驗證。最后，基于TSMC0.18μm CMOS工藝庫對SPI接口電路進行ASIC實現(xiàn)與驗證，利用Design Compiler綜合工具完成電路綜合，得到綜合后時序分析報告，結果表明該SPI接口電路時序滿足設計要求，并對綜合后的電路進行后仿真驗證，