systemverilog斷言學(xué)習(xí)筆記

1、SystemVerilogSystemVerilog斷言學(xué)習(xí)筆記斷言學(xué)習(xí)筆記1一、前言隨著數(shù)字電路規(guī)模越來越大、設(shè)計越來越復(fù)雜，使得對設(shè)計的功能驗證越來越重要。首先，我們要明白為什么要對設(shè)計進(jìn)行驗證？驗證有什么作用？例如，在用FPGA進(jìn)行設(shè)計時，我們并不能確保設(shè)計出來的東西沒有功能上的漏洞，因此在設(shè)計后我們都會對其進(jìn)行驗證仿真。換句話說，驗證的目的是徹底地驗證被測設(shè)計以確保設(shè)計沒有功能上的缺陷。而即將介紹的SystemVerilog斷言

2、便是一門重要的驗證技術(shù)，它可以盡早發(fā)現(xiàn)設(shè)計的缺陷以及提高驗證的效率。二、基本概念1、什么是斷言斷言是設(shè)計屬性的描述。而斷言可以從設(shè)計的功能描述中推知，然后轉(zhuǎn)換成斷言。那么斷言是如何表現(xiàn)的呢？當(dāng)一個被檢查的屬性不像我們期望的那樣表現(xiàn)時，則該斷言失??；當(dāng)一個禁止在設(shè)計中出現(xiàn)的屬性發(fā)生時，則該斷言失敗。2、為什么要使用SystemVerilog斷言VerilogHDL也能實現(xiàn)斷言，但其存在不足之處：?VerilogHDL是一種過程語言，不能很

3、好地控制時序；?VerilogHDL是一種冗長的語言，隨著斷言數(shù)量的增加，維護(hù)代碼將變得很困難；?語言的過程性使得測試同一時間段內(nèi)發(fā)生的并行事件相當(dāng)困難；?VerilogHDL沒有提供內(nèi)嵌的機(jī)制來提供功能覆蓋的數(shù)據(jù)。而SystemVerilog斷言具有如下特征：?它是一種描述性語言，可以完美描述時序的狀況；?語言本身非常精確且易于維護(hù)；?語言的描述性提供了對時間卓越的控制；?它提供了若干個內(nèi)嵌函數(shù)來測試特定的設(shè)計情況，并且提供了一些構(gòu)造