數(shù)字集成電路的設(shè)計形式

1、數(shù)字集成電路的設(shè)計形式,全定制設(shè)計(ASIC)或基于標(biāo)準(zhǔn)單元的設(shè)計（CBIC）；半定制設(shè)計或基于門陣列的設(shè)計（GA）；基于可編程器件（PLD）的設(shè)計；,全定制設(shè)計(ASIC),通過對每一個晶體管進(jìn)行優(yōu)化設(shè)計實現(xiàn)；所有的工藝掩模都需要從頭設(shè)計；可以最大限度地實現(xiàn)電路性能的優(yōu)化；設(shè)計周期很長，設(shè)計時間和成本非常高；主要用于一些特殊部件的設(shè)計，例如微處理器、高壓器件、A/D轉(zhuǎn)換器、傳感器等。,典型的CBIC設(shè)計,電路中各功能模塊分布

2、在芯片的不同位置，中間為全局布線區(qū)。,典型的CBIC設(shè)計,在每個功能模塊以內(nèi)，規(guī)范排布了大量的基本單元，其間由局部布線區(qū)進(jìn)行隔離。,典型的CBIC設(shè)計,一個基本單元的結(jié)構(gòu)及邏輯,CBIC設(shè)計層次,對標(biāo)準(zhǔn)單元的設(shè)計,通常按照性能優(yōu)化原則，通過調(diào)整每個晶體管的寬度，可以在性能和面積上做到最大限度的優(yōu)化；在統(tǒng)一規(guī)范條件下對各種常用的邏輯功能單元（各種組合邏輯或時序邏輯單元）進(jìn)行設(shè)計，形成庫單元；,CBIC設(shè)計層次,對標(biāo)準(zhǔn)單元的設(shè)計,標(biāo)準(zhǔn)單元

3、可以設(shè)計為高度相等的塊，寬度可以根據(jù)邏輯功能的不同加以調(diào)整；電源接孔和輸入/輸出接孔統(tǒng)一設(shè)計到特定的區(qū)域，便于進(jìn)行相互連接。庫單元設(shè)計完畢可以形成對應(yīng)的工藝掩模文檔，可以在以后的設(shè)計中重復(fù)使用（IP復(fù)用）；,CBIC設(shè)計層次,功能模塊的設(shè)計：,直接在庫中調(diào)用基本單元進(jìn)行功能模塊的設(shè)計作為功能模塊的設(shè)計；主要從邏輯上考慮盡量減少邏輯單元的用量；根據(jù)邏輯連接關(guān)系，仔細(xì)排布各邏輯單元的相互位置，使全局的長線布線數(shù)量為最少，同時使塊內(nèi)最長的

4、布線最小化。,CBIC設(shè)計層次,全局布局布線的設(shè)計,根據(jù)各功能塊之間的關(guān)系和布線數(shù)量的需求，布置各功能塊在芯片上的位置，設(shè)計各布線區(qū)的寬度和連線走向，這也會涉及到標(biāo)準(zhǔn)單元的布局處理；對于輸出到較長互聯(lián)線的邏輯單元，需要考慮設(shè)計具有足夠驅(qū)動能力的輸出緩沖單元。,CBIC設(shè)計特點,在CBIC的設(shè)計中，電路的各種尺度參數(shù)都可以比較自由的調(diào)整，設(shè)計的靈活性很大，可以實現(xiàn)性能優(yōu)化的設(shè)計方式，對電路的面積和時間延遲能夠進(jìn)行有效的優(yōu)化處理；需要設(shè)

5、計所有的圖形掩模，設(shè)計周期和成本都比較高。,半定制設(shè)計：基于門陣列（GA）的設(shè)計,為了簡化版圖設(shè)計，提高設(shè)計效率，可以采用標(biāo)準(zhǔn)門單元進(jìn)行初步設(shè)計，待設(shè)計通過驗證后，再對各局部功能單元進(jìn)行優(yōu)化；對于產(chǎn)量規(guī)模不大的器件，也可以直接采用這種方式進(jìn)行生產(chǎn)。,典型的門陣列形式,通道式門陣列,無通道式門陣列,無通道門陣列的設(shè)計,芯片分割為大量相同的標(biāo)準(zhǔn)模塊，每個模塊內(nèi)部有標(biāo)準(zhǔn)的晶體管陣列和布線區(qū)；,無通道門陣列的設(shè)計,設(shè)計時主要進(jìn)行各晶體管的連線

6、設(shè)計,門陣列的設(shè)計特點,在GA中，各晶體管和門單元的尺度已經(jīng)預(yù)先形成，寬度不能隨意調(diào)整；（必要時可以通過晶體管的并聯(lián)改變寬度）；設(shè)計優(yōu)化工作就主要體現(xiàn)在功能塊的邏輯設(shè)計和相互布線優(yōu)化的問題上。,門陣列的設(shè)計特點,在功能塊的邏輯設(shè)計時，應(yīng)盡量將功能單元分割為由2-3輸入基本邏輯表達(dá)的形式，盡量尋求公共項，減少正反變量之和，從而減小單元門的使用量。布線設(shè)計是GA設(shè)計的重點，對功能塊進(jìn)行合理的分割和布局，能夠有效減少全局布線（長線）的使用量

7、。,門陣列上的邏輯單元,利用門陣列設(shè)計的加法器(局部）,,基于可編程邏輯器件的設(shè)計,,利用已有的邏輯運算器件進(jìn)行編程設(shè)計，不需要加工任何掩?；蜻B線，可以反復(fù)修改設(shè)計，設(shè)計周期和風(fēng)險最低； 通常用于檢驗功能設(shè)計的正確性；目前主要采用CPLD和FPGA兩類PLD器件進(jìn)行設(shè)計。,復(fù)雜可編程邏輯器件：CPLD,,采用簡單的PLD器件組合形成,由邏輯單元塊、全局連線區(qū)和IO單元構(gòu)成,復(fù)雜可編程邏輯器件：CPLD,,邏輯單元塊由“與或”陣列和輸

8、出宏單元構(gòu)成,CPLD設(shè)計特點,,邏輯的實現(xiàn)主要由邏輯陣列塊中的乘積項組合構(gòu)成，在一個邏輯陣列塊中可以包含上百條字線，通過十余條輸入線對字線進(jìn)行連接編程，可以實現(xiàn)各種組合邏輯功能；通過可編程的輸出宏單元控制，能夠?qū)崿F(xiàn)各類組合或時序的輸出和反饋。CPLD編程的工藝實現(xiàn)主要采用EPROM技術(shù)。,CPLD設(shè)計特點,,不設(shè)計任何器件，只是對連接進(jìn)行編程；CPLD邏輯塊以內(nèi)的編程連接可以看作標(biāo)準(zhǔn)的短線連接，而邏輯塊外的連接則為標(biāo)準(zhǔn)的長線連接

9、。每根連接線的電容及延遲是固定的。在設(shè)計時，應(yīng)該適當(dāng)分割邏輯功能，以減少長線的用量。,CPLD設(shè)計特點,,CPLD的乘積項編程可以容納較多的輸入，組合邏輯的功能比較強(qiáng)，可以直接設(shè)計較大規(guī)模的組合功能模塊；但由于每個宏單元只有一個觸發(fā)器，時序的功能相對較弱，應(yīng)從設(shè)計途徑上盡量減少觸發(fā)器的使用量。,CPLD設(shè)計特點,,例：設(shè)計一個串行數(shù)據(jù)檢測器，檢測一個特定的48位數(shù)據(jù)； 如果采用移位寄存器進(jìn)行串并轉(zhuǎn)換設(shè)計，需要48個觸發(fā)器；采

10、用有限狀態(tài)機(jī)（FSM）方式進(jìn)行設(shè)計，只需要6個觸發(fā)器； 用CPLD進(jìn)行設(shè)計時，應(yīng)采用FSM方式進(jìn)行設(shè)計。,現(xiàn)場可編程門陣列：FPGA,,基于查找表的可編程邏輯塊構(gòu)成,FPGA設(shè)計特點,,每個LAB都相當(dāng)于一個可編程的MSI模塊，通常由一個查找表（LUT）和一組可編程輸出控制邏輯構(gòu)成（包含一個觸發(fā)器）。1片CPLD含有的LAB最多幾十個，而一片F(xiàn)PGA可以含有幾十萬個LAB，具有更大的靈活性和更強(qiáng)的功能。,FPGA設(shè)計特點,,組

11、合邏輯通常采用4輸入查找表（LUT）實現(xiàn)；查找表實際上是一個具有16個存儲單元的靜態(tài)存儲器陣列，每個存儲器存儲對應(yīng)邏輯真值表輸出的一個值，電路輸入/輸出關(guān)系實際上是采用最小項和（標(biāo)準(zhǔn)和）形式表達(dá)的，因此在利用FPGA進(jìn)行設(shè)計時，應(yīng)著重考慮如何將系統(tǒng)分割為4輸入邏輯。,FPGA設(shè)計特點,,FPGA采用SRAM進(jìn)行邏輯編程，數(shù)據(jù)需要保存，通常與FLASH配合使用。由于SRAM單元的電容通常比CPLD邏輯陣列的連線電容大，通常FPGA的速度