通信畢業(yè)設計----基于vhdl的ask調制與解調設計與實現

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文檔簡介

1、　　目錄　　1 引言1　　1.1課題研究的背景與意義1　　1.2 課題的研究現狀1　　1.3本文的結構及主要工作2　　2 A

2、SK調制解調系統(tǒng)的原理4　　2.1 ASK調制原理及設計方法4　　2.2 ASK解調原理及設計方法5　　2.3 ASK信號的功率譜及帶寬6　　2.4 ASK系統(tǒng)的抗噪聲性能8　　2.4.1 包絡檢測時2ASK系統(tǒng)的誤碼率

3、8　　2.4.2 相干解調時2ASK的系統(tǒng)誤碼率10　　3 ASK調制與解調的VHDL系統(tǒng)建模13　　3.1 軟件平臺介紹13　　3.2 ASK調制與解調系統(tǒng)的具體設計15　　3.3 基于VHDL的ASK調制系統(tǒng)仿真與分

4、析16　　3.4 基于VHDL的ASK解調系統(tǒng)仿真與分析19　　3.5 ASK調制解調聯(lián)合對比21　　3.6 本章總結23　　4 基于VHDL的MASK調制系統(tǒng)設計與仿真24　　4.1 多進制振幅調制24</p&

5、gt;　　4.2 基于VHDL的MASK調制系統(tǒng)實現24　　5 總結25　　附錄27　　1 ASK調制VHDL程序27　　2 ASK解調VHDL程序28</p

6、>　　3 MASK調制VHDL程序30　　參考文獻33　　致謝35　　1 引言　　1.1課題研究的背景與意義</

7、p>　　通信即傳輸信息，進行信息的時空轉移。通信系統(tǒng)的作用就是將信息從信源發(fā)送到一個或多個目的地【1】。實現通信的方式和手段很多，如手勢、語言、旌旗、烽火臺和擊鼓傳令，以及現代社會的電報、電話、廣播、電視、遙控、遙測、因特網和計算機通信等，這些都是消息傳遞的方式和信息交流的手段【2】。伴隨著人類的文明和科學技術的發(fā)展，電信技術也是以一日千里的速度飛速發(fā)展，如今，在自然科學領域涉及“通信”這一術語時，一般指“電

8、通信”?，F代通信系統(tǒng)要求通信距離遠、通信容量大、傳輸質量好。作為其關鍵技術之一的調制解調技術一直是人們研究的一個重要方向通過調制，不僅可以進行頻譜搬移，把調制信號的頻譜搬移到所希望的位置上，而且它對系統(tǒng)的傳輸有效性和傳輸的可靠性有著很大的影響【3】。從模擬調制到數字調制，從二進制發(fā)展到多進制調制，雖然調制方式多種多樣，但都是朝著使通信系統(tǒng)更高速、更可靠的方向發(fā)展【4】。一個系統(tǒng)的通信質量，很大程度上依賴于所采用的調制方式。因此，對調制方

9、式的研究，將直接決定著通信系統(tǒng)質量的好壞【5】。　　ASK（Amplitude－Shift Keying）作為一種簡單高效便捷,易于實現的特點,在目前的通信領域中有著其獨特的位置，對基于ASK的通信系統(tǒng)的研究與應用也是眾多研究項目中的熱點【6】。在實際應用當中，大型、復雜的系統(tǒng)直接實驗是十分昂貴的，而通信系統(tǒng)設計研究是一項十分復雜的技術。由于技術的復雜性，在現代通信技術中，越來越重視采用計算

10、機仿真技術來進行系統(tǒng)分析和設計【7】。利用仿真，可以大大降低實驗成本。在實際通信中，很多信道都不能直接傳送基帶信號，必須用基帶信號對載波波形的某些參量進行控制，使載波的這些參量隨基帶信號的變化而變化，即所謂正弦載波調制【8】。　　1.2 課題的研究現狀　　近十幾年來，隨著計算機，人工智能，模式識別的信號處理等技術的飛速發(fā)展。通信信號的自動調制識別技術得到

11、長足的發(fā)展。數字調制傳輸在現代通信中發(fā)揮著越來越重要的作用，主要是因為數字通信有以下優(yōu)點【9】：　?、贁底中盘柋阌诖鎯Α⑻幚?、抗干擾能力強 　　③數字信號便于交換和傳輸 　?、芸煽啃愿撸瑐鬏斶^程中的差錯可以設法控制 　?、輸底中盘栆子诩用芮冶Ｃ苄詮?</p&g

12、t;　?、尥ㄓ眯院挽`活性好。　　ASK（Amplitude－Shift Keying）振幅調制作為數字調制傳輸的一種常用方式，具備上述所有的優(yōu)點，所以ASK的應用是非常廣泛的，如在基于ASK的神經網絡解調器研究上與傳統(tǒng)解調器相比,它有一些很重要的特點【10】:第一,基于ASK的神經網絡算法用于解調處理,其抗干擾性能優(yōu)于傳統(tǒng)方法;第二,基于ASK的神經網絡解調器有和傳統(tǒng)解

13、調器相似的處理單元,但在神經網絡中,這些功能被整合在多個神經元中,無需對每個處理單元和功能進行單獨設計,這些處理功能都是在其學習過程中自己獲得的;第三,解調系統(tǒng)為并行結構,所以處理速度比傳統(tǒng)速度更快。還有開發(fā)多信道通信系統(tǒng) 時針對ASK中頻信號發(fā)生器和接收機的FPGA設計及實現的研究,研究結果表明能增加系統(tǒng)的冗余性,提高系統(tǒng)的可靠性【11】。有較為廣泛的市場前景的應用于智能系統(tǒng)包括家庭保安系統(tǒng)、自動化控制系統(tǒng)、汽車門禁系統(tǒng)以及RF I

14、D等領域的工作于超高頻(UHF)的射頻接收機也常使用于ASK數字調制方式【12】。 　　在其它應用中還有如基于ASK無線射頻收發(fā)模塊的安防系統(tǒng)【13】，無線射頻數據傳送電路和 EMC 微處理器設計為一體,構成具有檢測不同信號和無線數據傳輸的功能模塊,并通過無線接收模塊與電話網絡連網,應用于家庭及單位的安防系統(tǒng)。　　1.3本文的結構及主要工作 <

15、/p>　　本文論述了基于VHDL及CPLD實現ASK數字調制系統(tǒng)的方法，其實現步驟包括：　　1.研究2ASK調制解調系統(tǒng)的原理及設計方法以及2ASK的頻譜和抗噪聲性能；　　2.根據各個系統(tǒng)的總體功能與硬件特點，設計總體框圖；　　3.根據VHDL語言特點，對系統(tǒng)進行VHDL建模；<

16、/p>　　4.根據VHDL模型，進行具體VHDL語言程序設計；　　5.對設計的程序進行波形仿真與調試。 　　6.基于VHDL的MASK調制研究　　2 ASK調制解調系統(tǒng)的原理　　2.1 ASK調制原理及設計方法 <

17、p>　　數字幅度調制又稱幅度鍵控（ASK），二進制幅度鍵控記作2ASK。2ASK是利用代表數字信息“0”或“1”的基帶矩形脈沖去鍵控一個連續(xù)的載波，使載波時斷時續(xù)地輸出。有載波輸出時表示發(fā)送“1”，無載波輸出時表示發(fā)送“0”。借助于第3章幅度調制的原理，2ASK信號可表示為 　　(2.1） 　　式中，為載波角頻

18、率，為單極性NRZ矩形脈沖序列 　　（2.2） 　　其中，是持續(xù)時間為、高度為1的矩形脈沖，常稱為門函數，為二進制數字 　?。?.3） 　　2ASK信號的產生方法（調制方法）有兩種，如下圖2.1所

19、示：圖（a）是一般的模擬幅度調制方法，不過這里的s(t)由式（2.2）規(guī)定；圖（b）是一種鍵控方法，這里的開關電路受控制。圖（c）給出的波形示例。二進制幅度鍵控信號，由于一個信號狀態(tài)始終為0，相當于處于斷開狀態(tài)，故又常稱為通斷鍵控信號（OOK信號）。　　圖2.1 ASK信號產生方法及波形　　2.2 ASK解調原理及設計方法 <

20、;p>　　ASK信號解調的常用方法主要有兩種：包絡檢波法和相干檢測法 　　包絡檢波法的原理方框圖如圖2.2所示:帶通濾波器（BPF）恰好使2ASK信號完整地通過，經包絡檢測后，輸出其包絡。低通濾波器（LPF）的作用是濾除高頻雜波，使基帶信號（包絡）通過。抽樣判決器包括抽樣、判決及碼元形成器。定時抽樣脈沖（位同步信號）是很窄的脈沖，通常位于每個碼元的中央位置，其重復周期等于碼元的寬度。不計噪

21、聲影響時，帶通濾波器輸出為2ASK信號，即，包絡檢波器輸出為。經抽樣、判決后將碼元再生，即可恢復出數字序列。 　　相干檢測法原理方框圖如圖2.3所示:相干檢測就是同步解調，要求接收機產生一個與發(fā)送載波同頻同相的本地載波信號，稱其為同步載波或相干載波。利用此載波與收到的已調信號相乘，輸出為　　(2.4)</p&g

22、t;　　圖2.2 2ASK信號的包絡解調　　圖2.3 2ASK的相干解調　　經低通濾波濾除第二項高頻分量后，即可輸出信號。低通濾波器的截止頻率與基帶數字信號的最高頻率相等。由于噪聲影響及傳輸特性的不理想，低通濾波器輸出波形有失真，經抽樣判決、整形后再生數字基帶脈沖【14】。　　雖然2ASK信

23、號中確實存在著載波分量，原則上可以通過窄帶濾波器或鎖相環(huán)來提取同步載波，但這會給接收設備增加復雜性。因此，實際中很少采用相干解調法來解調2ASK信號【15】。　　2.3 ASK信號的功率譜及帶寬　　從2ASK的原理可知，一個2ASK信號可以表示成　　（2.5）</p&g

24、t;　　這里，是代表信息的隨機單極性矩形脈沖序列。現設的功率譜密度為，的功率譜密度為，則由式（2.5）可以證得　?。?.6）　　對于單極性NRZ碼，有　?。?.7）

25、　　代入式（2.6），得2ASK信號功率譜：　　（2.8）　　可知：　?。?）2ASK信號的功率譜由連續(xù)譜和離散譜兩部分組成。其中，連續(xù)譜取決于數字基帶信號經線性調制后的雙邊帶譜，而離散譜則由載波分量確定。（2）2ASK信號的帶寬是數字

26、基帶信號帶寬的兩倍　?。?.9）　　圖2.4 2ASK信號的功率譜　　（3）因為系統(tǒng)的傳碼率（Baud），故2ASK系統(tǒng)的頻帶利用率為　　（2.10）

27、　這意味著用2ASK方式傳送碼元速率為的二進制數字信號時，要求該系統(tǒng)的帶寬至少為（Hz）。 　　2.4 ASK系統(tǒng)的抗噪聲性能 　　通信系統(tǒng)的抗噪聲性能是指系統(tǒng)克服加性噪聲的能力。在數字系統(tǒng)中它通常采用誤碼率來衡量。由于加性噪聲被認為只對信號的接收產生影響，故分析系統(tǒng)的抗噪聲性能只需考慮接收部分【16】。　　假

28、定信道噪聲為加性高斯白噪聲，其均值為0、方差為；接收的信號為　?。?.11）　　2.4.1 包絡檢測時2ASK系統(tǒng)的誤碼率 　　對于圖2所示的包絡檢測接收系統(tǒng)，其接收帶通濾波器BPF的輸出為　?。?.12）</

29、b>　　其中，為高斯白噪聲經BPF限帶后的窄帶高斯白噪聲。　　經包絡檢波器檢測，輸出包絡信號　　（2.13）　　由式（2.12）可知，發(fā)“1”時，接收帶通濾波器BPF的輸出為正弦波加窄帶高斯噪聲形式；發(fā)“0”時，接收帶通濾波器B

30、PF的輸出為純粹窄帶高斯噪聲形式。于是，發(fā)“1”時，BPF輸出包絡的抽樣值的一維概率密度函數服從萊斯分布；而發(fā)“0”時，BPF輸出包絡的抽樣值的一維概率密度函數服從瑞利分布，如圖2.5所示　　圖2.5 包絡檢波時誤碼率的幾何表示　　亦即抽樣判決器輸入信號，對其進行抽樣判決后即可確定接收碼元是“1”還是“0”。我們規(guī)定，倘若的抽樣值，則判為“是1碼”；若，

31、判為“是0碼”。顯然，選擇什么樣的判決門限電平與判決的正確程度（或錯誤程度）密切相關。選定的不同，得到的誤碼率也不同。這一點可從下面的分析中清楚看到。存在兩種錯判的可能性：一是發(fā)送的碼元為“1”時，錯判為“0”，其概率記為；二是發(fā)送的碼元為“0”時，錯判為“l(fā)”，其概率記為。由圖2.5可知　?。?.14）&

32、lt;b>　?。?.15）　　式中，、分別為圖2.5所示陰影面積。假設發(fā)送“1”碼的概率為，發(fā)送“0”碼的概率為，則系統(tǒng)的總誤碼率為　?。?.16）　　當，即等概時<

33、;b>　　（2.17）　　也就是說，就是圖10中兩塊陰影面積之和的一半。不難看出，當時，該陰影面積之和最小，即誤碼率最低。稱此使誤碼率獲最小值的門限為最佳門限。采用包絡檢波的接收系統(tǒng)，通常是工作在大信噪比的情況下，可以證明，這時的最佳門限，系統(tǒng)的誤碼率近似為　?。?.18）

34、;　　式中，為包檢器輸入信噪比。由此可見，包絡解調2ASK系統(tǒng)的誤碼率隨輸入信噪比的增大，近似地按指數規(guī)律下降。必需指出，式（2.18）是在等概、大信噪比、最佳門限下推導得出的，使用時應注意適用條件。 　　2.4.2 相干解調時2ASK的系統(tǒng)誤碼率 　　2ASK信號的相干解調接收系統(tǒng)如圖3所示。圖中，接收帶通濾波器BPF的

35、輸出與包絡檢波時相同，為　　(2.19）　　取本地載波為，則乘法器輸出　　(2.20)　　將式（2.19）代入，并經低通濾波器濾除高頻分量，在抽樣判決器輸入端得到<p

36、>　?。?.21）　　為高斯噪聲，因此，無論是發(fā)送“1”還是“0”，瞬時值的一維概率密度、都是方差為的正態(tài)分布函數，只是前者均值為A，后者均值為0，即　　（2.22）　?。?.23）</p

37、>　　其曲線如圖2.6所示　　圖2.6 同步檢測誤碼率的幾何表示　　類似于包絡檢波時的分析，不難看出：若仍令判決門限電平為，則將“0”錯判為“l(fā)”的概率及將“1”錯判為“0”的概率分別為　?。?.24）&l

38、t;b>　　（2.25）　　式中，、分別為圖2.6所示的陰影面積。假設，則系統(tǒng)的總誤碼率為　?。?.26）　　且不難看出，最佳門限。綜合式（2.21）~式（2.26），可以證明，這時系統(tǒng)誤碼率為<b&

39、gt;　?。?.27）　　式中，為解調器輸入信噪比。當時，上式近似為　?。?.28）　　上式表明，隨著輸入信噪比的增加，系統(tǒng)的誤碼率將更迅速地按指數規(guī)律下降。必須注意，式（2.27）的適用條件是等概、最佳門限；式（2.28）的適用條件是等概、大信噪比、最佳

40、門限。比較式（2.28）和式（2.18）可以看出，在相同大信噪比情況下，2ASK信號相干解調時的誤碼率總是低于包絡檢波時的誤碼率，即相干解調2ASK系統(tǒng)的抗噪聲性能優(yōu)于非相干解調系統(tǒng)，但兩者相差并不太大。然而，包絡檢波解調不需要穩(wěn)定的本地相干載波，故在電路上要比相干解調簡單的多。另外，包絡檢波法存在門限效應，相干檢測法無門限效應。所以，一般而言，對2ASK系統(tǒng)，大信噪比條件下使用包絡檢測，即非相干解調，而小信噪比條件

41、下使用相干解調。　　3 ASK調制與解調的VHDL系統(tǒng)建模 　　3.1 軟件平臺介紹　　VHDL的英文全名是Very-High-SpeedIntegratedCircuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語

42、言【17】。　　CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件【18】，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結構復雜，屬于大規(guī)模集成電路范圍。是一種用戶根據各自需要而自行構造邏輯功能的數字集成電路。其基本設計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言(VHDL)等方法，生成相應的目標文件，通過下載電纜（“在系統(tǒng)”編程）

43、將代碼傳送到目標芯片中，實現設計的數字系統(tǒng)。　　FPGA（Field－Programmable Gate Array）【19】，即現場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。 　　19

44、93年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL的內容，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）?，F在，VHDL和Verilog作為IEEE的工業(yè)標準硬件描述語言，又得到眾多EDA公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中，VHDL與Verilog語言將承擔起大部分的數字系統(tǒng)設計任務。VHDL語言是一種用于電路設計的高級語言

45、。它在80年代的后期出現。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Description Language。翻譯成中文就是超高速集成電路硬件描述語言。因此它的應用主要是應用在數字電路的設計中。目前，它在中國的應用多數是用在FPGA/CPLD/EPLD的設計中。當

46、然在一些實力較為雄厚的單位，它也被用來設計ASIC。VHDL主要用于描述數字系統(tǒng)的結構，行為，功能和接口。除了含有許　　MAXPLUSII簡介：　　I　　圖3.1 MAXPLUSII 軟件界面　　MAXPLUSII的工作窗口如上圖所示

47、。在圖中左邊的Task 窗口中，顯示了當前任務的一些屬性和可進行的操作，包括STRAT PROJECT,ADVISORS,CREATE DESIGN,ASSIGN CONSTRAINTS等。　　新建VHDL文件、Block Diagram/Schematic File及Vetcor Waveform File，如圖3.2所示：　　圖3.2新建仿真文件界面

48、　　三種文件對應的功能分別是：　　VHDL文件：對要實現的邏輯控制功能進行文本語言描述，并配合軟件生成相應的邏輯功能塊。　　Block文件：對由VHDL生成的邏輯功能模塊添加相應的輸入輸出管腳。　　Vector Waveform文件：對上一步的Block文件進行波形時序仿

49、真驗證結果。　　3.2 ASK調制與解調系統(tǒng)的具體設計　　根據上述對ASK調制系統(tǒng)的原理的研究，結合VHDL硬件描述語言的特點，對ASK調制系統(tǒng)設計了以下模型如圖3.3：　　圖3.3 ASK調制系統(tǒng)設計模型圖　　此調制系統(tǒng)采用系統(tǒng)時鐘經四分頻后作為調制信號載波，然后再與基

50、帶信號經過一個與門（作用相當于以基帶信號乘以載波），再經過系統(tǒng)輸出得到調制信號。　　對2ASK的解調系統(tǒng)設計了以下模型：　　圖3.4 ASK解調系統(tǒng)設計模型圖　　此解調系統(tǒng)采用內部信號寄存輸入的已調信號，再利用對時鐘信號進行十二分頻后的信號對寄存的信號脈沖進行計數，最后判決每次寄存的脈沖數，當脈沖數大于3時即判決

51、為1，反之則為0，輸出即為還原的基帶信號。通過對上述ASK的調制與解調原理分析以及對基于VHDL的ASK調制與解調模型的建立，編寫VHDL程序（見附錄）。　　3.3 基于VHDL的ASK調制系統(tǒng)仿真與分析　　1.新建ASK調制VHDL文件輸入VHDL代碼如圖3.5所示：　　圖3.5 MAXPLUII中的VHDL代

52、碼 　　2.生成ASK調制功能塊如圖3.6所示：　　圖3.6 ASK調制功能原件圖　　如上圖所示，生成的ASK調制模塊由三個輸入引腳和一個輸出引腳組成，其中　　clk為時鐘輸入信號,start為調制控制信號,x為基帶信號,y調制輸出信號。<p

53、>　　3. 連接芯片的輸入與輸出及時鐘信號和控制信號管腳，連接后如圖3.7所示：　　圖3.7 連接外部輸入輸出管腳　　4. 對第三步生成的原理圖進行編譯和檢查后如圖3.8所示：　　圖3.8 編譯檢查通過　　5. 建立ASK調制功能模塊的波形仿真文件，將輸入輸出NOD

54、E加入文件后如圖3.9所示：　　圖3.9 加入管腳后的波形仿真界面　　6.將基帶信號輸入并加入時鐘信號，本次設計考慮到硬件條件的限制采用時鐘頻率為1MHz設置好以后如圖3.10所示：　　圖3.10 設置時鐘周期　　為了方便觀察分析仿真結果采用的輸入信號為：X:101010

55、0110;以此計算得出仿真結束時間為200us，設置仿真結束時間如圖3.11所示：　　圖3.11 設置仿真結束時間　　將仿真時間及輸入波形設置好以后如圖3.12所示：　　圖3.12 設置好輸入波形及時鐘后的界面　　7. 將波形文件進仿真，仿真成功后的界面如圖3.13所示：

56、　　圖3.13 仿真成功　　仿真的結果如圖3.14所示：　　圖3.14 仿真結果圖　　圖3.15 部分結果圖放大　　圖3.14中時鐘頻率為1MHz即時鐘周期為1us,經四分頻后f的頻率為250KHz，周期變?yōu)樵瓉淼乃姆种?，輸入?/p>

57、基帶信號為1010100110，和分頻信號f相乘后輸出為調制信號y,由上圖可知道，每當輸入的x為1時，y對應為f的5個周期，x為0時y的輸出為0，圖中結果明顯和預期結果一致！從而實現了ASK的調制。　　3.4 基于VHDL的ASK解調系統(tǒng)仿真與分析　　1 新建ASK調制VHDL文件，輸入VHDL代碼并生成ASK解調功能模塊如圖3.16所示：</p&

58、gt;　　圖3.16 ASK解調功能原件圖　　2. 對生成的ASK解調功能模塊原件連接相應的輸入輸出管腳，連接好以后如圖3.17所示：　　圖3.17 連接輸入輸出管腳　　3. 加入輸入信號并設置時鐘周期進行仿真，仿真結果如圖3.18所示：　　圖3.1

59、8 ASK解調仿真結果　　圖3.19 ASK解調仿真結果圖部分放大　　本部分的輸入信號為上一部分調制功能模塊的輸出信號即上圖所示的y信號，用內部信號xx對輸入信號進行信號采集與寄存，由于調制信號的頻率為250KHz，為了保證輸入信號不會漏掉故在每次時鐘信號上升沿的時候都對本部分的輸入信號進行采集，而從上部分的調制信號分析可知當輸入x為‘1’或‘0’時，對

60、應的都是20個時鐘周期，因此本部分輸入信號采集周期也應為20個時鐘周期。故設采集信號計數器q=19。由上面的結果圖分析可知，解調信號落后輸入信號約100us，即5個輸入信號周期，這是因為每20個時鐘周期都將計算輸入信號的脈沖數并存入內部脈沖計數器m，當m>=3的時候則判定解調信號輸出為‘1’，否則為‘0’。上圖中的解調信號為ｘｘ101010011x同輸入信號1010100110進行對比可知解調信號和輸入信號x基本相同，本模塊仿真成

61、功。　　3.5 ASK調制解調聯(lián)合對比　　上述對ASK的調制與解調分別進行了單獨的分析，符合預期，但分開的模塊不方便進行直接的對比，故在此部分將對ASK的解調功能模塊與解調功能模塊進行整合，對輸入信號x與調制信號y以及解調信號xout進行直接對比。　　1. ASK調制與解調模塊連接，將兩個模塊放入同一個BLOCK

62、文件，并將輸入輸出管腳進行連接，將調制模塊輸出的調制信號連接至解調模塊并作為解調模塊的輸入信號。連接好以后如圖3.20所示：　　圖3.20 調制與解調功能模塊連接　　2. 生成調制解調雙功能模塊并連接輸入輸出管腳，連接好后如圖3.21所示：　　圖3.21 調制與解調雙功能模塊管腳連接<

63、;p>　　3. 設置時鐘及輸入信號，為了便于同單獨的調制解調模塊進行對比，本聯(lián)合模塊依然采用1MHz的時鐘頻率，且輸入信號x為1010100110，將以上都設置好以后進行仿真，仿真結果如圖3.22所示：　　圖3.22 聯(lián)合仿真結果　　從上圖對比分析可知，輸入信號為1010100110,輸入信號周期為20us;調制信號為101010101000000

64、0000010101010100000000000101010101000000000001010101010101010101010100000000000，調制信號周周期為4us;解調信號為xx101010011x；將輸入信號與解調信號對比可知道兩者基本一致，故將調制解調模塊進行聯(lián)合仿真是成功的，能夠準確將輸入的基帶信號進行ASK調制，并且將調制后的信號輸入解調模塊能成功地將基帶信號進行還原，本模塊仿真成功。

65、　　3.6 本章總結　　在本章主要介紹了基于VHDL的ASK調制與解調的系統(tǒng)建模，并在建模的基礎上進行了相關功能的VHDL代碼的編寫；第二部分主要介紹了VDHL及CPLD的一些相關知識，以及本次研究工作的軟件平臺MAXPLUSII的一些相關操作；第三部分主要是對本次建立的系統(tǒng)模型，在MAXPLUSII平臺上進行了相關的實現并進行簡單的仿真與

66、總結。　　在對ASK調制模塊與解調模塊進行單獨的分析后，將兩模塊連接起來進行聯(lián)合仿真對比輸入信號與解調信號及解調還原的基帶信號。　　4 基于VHDL的MASK調制系統(tǒng)設計與仿真　　4.1 多進制振幅調制　　MASK，又稱多進制數字調制法。在二進制數字調制中每個符號只能表示

67、0和1(+1或-1)。但在許多實際的數字傳輸系統(tǒng)中卻往往采用多進制的數字調制方式。與二進制數字調制系統(tǒng)相比，多進制數字調制系統(tǒng)具有如下兩個特點：第一：在相同的信道碼源調制中，每個符號可以攜帶log2M比特信息，因此，當信道頻帶受限時可以使信息傳輸率增加，提高了頻帶利用率。但由此付出的代價是增加信號功率和實現上的復雜性。第二，在相同的信息速率下，由于多進制方式的信道傳輸速率可以比二進制的低，因而多進制信號碼源的持續(xù)時間要比二進制的寬。

68、加寬碼元寬度，就會增加信號碼元的能量，也能減小由于信道特性引起的碼間干擾的影響等。近些年，采用高穩(wěn)定自動增益，分集接收技術，自適應均衡等一系列措施，使其也可在微波中繼線路中應用【19】。　　4.2 基于VHDL的MASK調制系統(tǒng)實現　　1.對MASK調制系統(tǒng)進行VHDL建模如圖4.1所示　　圖4.1 MASK的V

69、HDL建模　　系統(tǒng)的輸入端由時鐘信號clk，調制控制信號start以及基帶信號;由時鐘信號經8分頻完成對輸入信號的串并轉換，即將輸入的一路二進制信號轉為4位并行信號，再將4位并行信號轉為8位DAC信號，最后再將時鐘信號經過一個4分頻器與8位DAC數據進行ASK的調制。最后將調制信號送給一個D/A轉換芯片，芯片輸出即為調制后的模擬信號。根據上述的VHDL建模，編寫VHDL仿真程序如下（見附錄）。

70、　　2. 對輸入的VHDL代碼生成原件并連接相應管腳如圖4.2所示：　　圖4.2 MASK功能模塊連接好管腳　　3.對模塊進行波形仿真，仿真結果如圖4.3所示：　　在圖4.3中，輸入信號為1011001010001010001000輸入信號周期為160ns,系統(tǒng)時鐘周期為

71、40ns，當調制控制信號START為真時，系統(tǒng)開始進行調制，時鐘上升沿時系統(tǒng)完成基帶信號的串并轉換，系統(tǒng)內部信號寄存器XX對輸入的基帶信號進行進行四位并行數據到八位DAC數據的轉換，當內部記數器q=7時完成基帶信號的串并轉換，當內部記數器qq=1時完成并行碼到DAC數據的轉換，輸出y為系統(tǒng)時鐘qq分頻即四分頻。　　5 總結<p&

72、gt;　　本文對基于VHDL的二進制振幅（ASK）調制與解調做了一定的研究，由于軟硬件的要求，選取了CPLD結合VHDL在MAXPLUSII軟件平臺上進行仿真研究以探究ASK的調制波形是否與預期相符。考慮到實際硬件的要求，對此次仿真所采用的時鐘周期為1us即時鐘頻率為1MHz，而仿真結果與預期相同，即在CPLD上實現ASK的調制功能是完全可行的。在對ASK的解調模塊設計時，考慮到結果的可對比性，對解調時鐘采用與調制信號相同的時鐘頻率，且

73、將調制部分輸出的調制信號作為解調部分的輸入信號，對此信號進行解調，同時將解調信號與基帶信號進行對比，以判斷解調模塊是否能按預期將基帶信號還原。仿真結果符合預期，本次設計的ASK調制與解調系統(tǒng)運行穩(wěn)定，在CPLD/FPGA上實現ASK的解調也是完全可行的，本次對基于VHDL的ASK系統(tǒng)的調制與解調仿真獲得了比較滿意的成果。　　在獲得上述成功的前提下，對基于MASK的調制與解調又做了簡單的研究，對M

74、ASK進行VHDL建模，并對其進行VHDL描述，且對生成的功能模塊進行仿真獲得的結果與基本理論符合，仿真獲得成功。　　附錄　　1 ASK調制VHDL程序 　　library ieee;　　use ieee.std_logic_ar

75、ith.all;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity PL_ASK is　　port(clk :in std_logic; --系統(tǒng)時鐘

76、　　start :in std_logic; --開始調制信號　　x :in std_logic; --基帶信號　　y :out std_logic); --調制信號　　end PL_ASK;&l

77、t;/p>　　architecture behav of PL_ASK is　　signal q:integer range 0 to 3; --分頻計數器　　signal f :std_logic; --載波信號　　b

78、egin　　process(clk)　　begin　　if clk'event and clk='1' then 　　if start='0' then q<=0;&l

79、t;/p>　　elsif q<=1 then f<='1';q<=q+1; --改變q后面數字的大小，就可以改變載波信號的占空比　　elsif q=3 then f<='0';q<=0; --改變q后面數字的大小，就可以改變載波信號的頻率　　else f&l

80、t;='0';q<=q+1;　　end if;　　end if;　　end process;　　y<=x and f; --對基帶碼

81、進行調制　　end behav;　　2 ASK解調VHDL程序 　　library ieee;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_1164.all;</p&

82、gt;　　use ieee.std_logic_unsigned.all;　　entity P_ASK is　　port(clk :in std_logic; --系統(tǒng)時鐘　　start :in std_logic; --同步信號</p

83、>　　x :in std_logic; --調制信號　　y :out std_logic); --基帶信號　　end PL_ASK2;　　architecture behav of PL_ASK2 is<

84、p>　　signal q:integer range 0 to 10; --計數器　　signal xx:std_logic; --寄存x信號　　signal m:integer range 0 to 5; --計xx的脈沖數　　b

85、egin　　process(clk) --對系統(tǒng)時鐘進行q分頻，　　begin　　if clk'event and clk='1' then xx<=x; --clk上升沿時，把x

86、信號賦給中間信號xx　　if start='0' then q<=0; --if語句完成q的循環(huán)計數　　elsif q=11 then q<=0;　　else q<=q+1;　　end if;<

87、/b>　　end if;　　end process;　　process(xx,q) --此進程完成ASK解調　　begin &l

88、t;p>　　if q=11 then m<=0; --m計數器清零　　elsif q=10 then 　　if m<=3 then y<='0'; --if語句通過對m大小，來判決y輸出的電平　　els

89、e y<='1';　　end if;　　elsif xx'event and xx='1'then m<=m+1; --計xx信號的脈沖個數　　end if;&

90、lt;p>　　end process;　　end behav;　　3 MASK調制VHDL程序 　　library ieee;　　use ieee.std_logic_arith.all;　　use ieee.std_log

91、ic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity PL_MASK is　　port(clk :in std_logic; --系統(tǒng)時鐘　　start :in

92、std_logic; --開始調制信號　　x :in std_logic; --基帶信號　　y :out std_logic_vector(7 downto 0)); --8位DAC數據　　end PL_MASK;&

93、lt;/p>　　architecture behav of PL_MASK is　　signal q:integer range 0 to 7; --計數器　　signal qq:integer range 0 to 3; --計數器

94、　　signal xx:std_logic_vector(3 downto 0); --并行數據寄存器　　signal yy:std_logic_vector(7 downto 0); --8位DAC數據寄存器　　begin

95、;　　process(clk) --此進程完成基帶信號的串并轉換，完成4位并行數據到8位DAC數據的譯碼　　begin　　if clk'event and clk='1' then 　　if start='0' then q<=0

96、;　　elsif q=0 then q<=1;xx(3)<=x; 　　if xx(3)='1' then yy<=xx&"1111"; --if語句完成4位并行數據到8位DAC數據轉換　　elsif xx(2)='1' th

97、en yy<=xx&"1011";　　elsif xx(1)='1' then yy<=xx&"0111";　　elsif xx(0)='1' then yy<=xx&"0011";

98、;　　else yy<=xx&"0000";　　end if;　　elsif q=2 then q<=3;xx(2)<=x;　　elsif q=4 then q<=5;xx(1)<=x;<

99、p>　　elsif q=6 then q<=7;xx(0)<=x; 　　else q<=q+1;　　end if;　　end if;　　end process;</

100、p>　　process(clk) --對8位DAC數據進行ASK調制　　begin　　if clk'event and clk='1' then　　if start

101、='0' then qq<=0;　　elsif qq<2 then qq<=qq+1;y<="00000000";　　elsif qq=2 then qq<=3;y<=yy;　　else qq<=0;<p

102、>　　end if;　　end if;　　end process;　　end behav;　　參考文獻　　[1

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