eda課程設(shè)計(jì)報(bào)告--出租車(chē)計(jì)價(jià)器

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文檔簡(jiǎn)介

1、　　課程設(shè) 計(jì)　　課程設(shè)計(jì)名稱(chēng)：出租車(chē)計(jì)價(jià)器 　　專(zhuān) 業(yè) 班級(jí) 　　學(xué) 生姓名： 　　學(xué) 號(hào) ：

2、 　　指導(dǎo) 教師： 　　課程設(shè)計(jì)時(shí)間： 　　1 設(shè)計(jì)任務(wù)及要求　　出租車(chē)計(jì)價(jià)器根據(jù)乘客乘坐汽車(chē)行駛距離

3、和等候時(shí)間的多少進(jìn)行計(jì)價(jià),并在行程中同步顯示車(chē)費(fèi)值。從起步開(kāi)始，行程3公里內(nèi)，且等待累計(jì)時(shí)間2分鐘內(nèi)，起步費(fèi)10元；3公里以外以每公里1.6元計(jì)費(fèi)，等待累計(jì)時(shí)間2分鐘外以每分鐘1.5元計(jì)費(fèi)。并能顯示行駛公里數(shù)、等待累計(jì)時(shí)間、總費(fèi)用。設(shè)計(jì)的主要技術(shù)指標(biāo)：（1）計(jì)價(jià)范圍：0—999.9元計(jì)價(jià)分辨率：0.1元（2）計(jì)程范圍：0—99公里計(jì)程分辨率：1公里（3）計(jì)時(shí)范圍：0—59分計(jì)時(shí)分辨率：1分本次設(shè)

4、計(jì)中假設(shè)出租車(chē)的速度傳感器具有出租車(chē)每行駛1Km提供1000個(gè)脈沖信號(hào)的特性。當(dāng)行駛速度小于等于6KM/h時(shí)為等待。本設(shè)計(jì)的最終任務(wù)是顯示出租車(chē)的等待時(shí)間和行駛里程，并計(jì)算出所需費(fèi)用。根據(jù)要求需要進(jìn)行如下分工，首先要有一個(gè)分頻模塊（ＦＰＱ）產(chǎn)生系統(tǒng)工作用的基準(zhǔn)信號(hào)1HZ，供系統(tǒng)中的有關(guān)模塊計(jì)時(shí)用。其次要有一個(gè)判斷等待與否的模塊（DDPB），再者就是要有計(jì)時(shí)和計(jì)程模塊（ＤＤＳＪ和ＬＣＪＳ），最后要有計(jì)費(fèi)模塊和顯示譯碼模塊（ＪＦＺ和ＹＩＭＡ

5、）。　　2設(shè)計(jì)原理及總體框圖　?。?）設(shè)計(jì)總體框圖　　圖１　總設(shè)計(jì)框圖　　（2）設(shè)計(jì)總原理圖　　圖２設(shè)計(jì)總原理

6、圖　　設(shè)計(jì)總原理：測(cè)控FPGA芯片通過(guò)采集速度傳感器脈沖信號(hào)WCLK進(jìn)行行駛里程計(jì)算，利用外部脈沖信號(hào)CLK1產(chǎn)生標(biāo)準(zhǔn)時(shí)鐘信號(hào)，用來(lái)計(jì)算等待時(shí)間，最后根據(jù)行駛里程、等待時(shí)間來(lái)計(jì)算計(jì)價(jià)值。并用譯碼電路顯示行駛里程、等待時(shí)間和計(jì)價(jià)值。　　3 程序設(shè)計(jì)　　1．VHDL語(yǔ)言簡(jiǎn)單介紹&

7、lt;/p>　　VHDL語(yǔ)言（VHSIC Hardware Description Language，甚高速集成電路硬件描述語(yǔ)言）是一種設(shè)計(jì)、仿真、綜合的標(biāo)準(zhǔn)硬件描述語(yǔ)言，是對(duì)可編程邏輯器件進(jìn)行開(kāi)發(fā)與設(shè)計(jì)的重要工具，其優(yōu)點(diǎn)是：支持自上而下和基于庫(kù)的設(shè)計(jì)，支持范圍廣，具有多層次描述系統(tǒng)硬件功能的能力。VHDL語(yǔ)言已成為IEEE的一種工業(yè)標(biāo)準(zhǔn)，是實(shí)現(xiàn)信息系統(tǒng)硬件開(kāi)發(fā)所必備的知識(shí)和技能。VHDL程序結(jié)構(gòu)的顯著特點(diǎn)是

8、，任何一個(gè)工程設(shè)計(jì)或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)門(mén)電路、一個(gè)芯片、一塊電路板乃至整個(gè)系統(tǒng)）都可以分成內(nèi)外兩個(gè)部分，外面的部分稱(chēng)為可視部分，用實(shí)體來(lái)說(shuō)明端口特性；里面的部分稱(chēng)為不可視部分，用結(jié)構(gòu)體來(lái)說(shuō)明其內(nèi)部功能和算法，由實(shí)際的功能描述語(yǔ)句組成。　　2、模塊程序及相應(yīng)說(shuō)明　?。?）分頻器模塊<p

9、>　　--FPQ.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_AR

10、ITH.ALL;　　ENTITY FPQ IS　　PORT(CLK: IN STD_LOGIC; --CLK=100HZ　　CLK1HZ: OUT STD_LOGIC); --CLK1HZ=1HZ　　END ENTITY FPQ;

11、　　ARCHITECTURE ART OF FPQ IS　　SIGNAL CNT50: INTEGER RANGE 0 TO 49;　　SIGNAL CLK1: STD_LOGIC;　　BEGIN　　PROCESS(

12、CLK)　　BEGIN　　IF CLK'EVENT AND CLK='1' THEN　　IF CNT50=49 THEN　　CNT50<=0;

13、　　CLK1<= NOT CLK1; --進(jìn)行100分頻　　ELSE　　CNT50<=CNT50+1;　　END IF;　　END IF;

14、　　CLK1HZ<=CLK1;　　END PROCESS;　　END ART;　　由于現(xiàn)實(shí)我們只有某些頻率的信號(hào)，而可能沒(méi)有我們需要的頻率的信號(hào)，因此我們需要用到分頻器來(lái)用已有頻率的時(shí)鐘信號(hào)來(lái)產(chǎn)生我們需要的頻

15、率的時(shí)鐘信號(hào)。本實(shí)驗(yàn)是將100HZ的信號(hào)分頻后產(chǎn)生1HZ的基準(zhǔn)時(shí)鐘信號(hào)。　?。?）等待判別模塊　　--等待判別模塊DDPB.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;</p&

16、gt;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY DDPB IS　　PORT(START,WCLK,CLK1HZ: IN STD_LOGIC;

17、DDBZ: OUT STD_LOGIC);　　END DDPB;　　ARCHITECTURE ART OF DDPB IS　　SIGNAL T1min :STD_LOGIC;　　SIGNAL WCLK1: STD_LOGIC_VECT

18、OR(7 DOWNTO 0);　　BEGIN　　PROCESS(START,CLK1HZ) --產(chǎn)生1分鐘的周期性信號(hào)　　VARIABLE CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0);

19、　　BEGIN　　IF START='1' THEN　　CNT60:="00000000";　　T1min<='0';　　ELSIF CLK1HZ'EVENT AND CLK1HZ=&#

20、39;1' THEN　　IF CNT60="00111100" THEN --CNT60=60　　T1min<='1';　　CNT60:="00000000";　　ELSE</

21、b>　　CNT60:=CNT60+'1';　　T1min<='0';　　END IF;　　END IF;　　E

22、ND PROCESS;　　PROCESS(START,WCLK,T1min) --對(duì)WCLK進(jìn)行一分鐘內(nèi)上升沿的計(jì)算　　BEGIN　　IF START='1' THEN　　WCLK1<="000000

23、00";　　ELSIF WCLK'EVENT AND WCLK='1' THEN　　IF T1min='1' THEN　　WCLK1<="00000000";　　ELSE<

24、/b>　　WCLK1<=WCLK1 +'1';　　END IF;　　END IF;　　END PROCESS;　　PROCES

25、S(WCLK1,T1min) --當(dāng)速度等于零時(shí)等待　　BEGIN　　IF T1min'EVENT AND T1min='1' THEN　　IF WCLK1<="00000010”　　DDB

26、Z<='1';　　ELSE　　DDBZ<='0';　　END IF ;　　END IF;&

27、lt;p>　　END PROCESS;　　END ART;　　汽車(chē)啟動(dòng)開(kāi)始計(jì)價(jià)后，等待時(shí)間和行駛時(shí)間的價(jià)格不一樣，因此要產(chǎn)生等待時(shí)間的標(biāo)志，本設(shè)計(jì)根據(jù)WCLK脈沖和時(shí)間信號(hào)CLK1HZ，來(lái)判斷汽車(chē)行駛的速度是否小于等于6KM,如果是，則產(chǎn)生等待標(biāo)志。　?。?）等待時(shí)間計(jì)

28、算模塊　　--等待計(jì)時(shí)模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　US

29、E IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY DDJS IS　　PORT(START,CLK1HZ,DDBZ: IN STD_LOGIC;　　DDSJ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　SJBZ: OUT ST

30、D_LOGIC);　　END DDJS;　　ARCHITECTURE ART OF DDJS IS　　SIGNAL T1min :STD_LOGIC;　　SIGNAL FS,FG: STD_LOGIC_VECTOR(3 DOWNTO

31、0);　　BEGIN　　PROCESS(START,CLK1HZ) --產(chǎn)生1分鐘的周期性信號(hào)　　VARIABLE CNT60: STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN</

32、b>　　IF START='1' THEN　　CNT60:="00000000";　　T1min<='0';　　ELSIF CLK1HZ'EVENT AND CLK1HZ='1' TH

33、EN　　IF CNT60="00111100" THEN　　T1min<='1';　　CNT60:="00000000";　　ELSE<p&g

34、t;　　CNT60:=CNT60+'1';　　T1min<='0';　　END IF;　　END IF;　　END PROCESS;&

35、lt;p>　　PROCESS(START,DDBZ,T1min)　　BEGIN　　IF START='1' THEN　　FS<="0000"; FG<="0000";<p&

36、gt;　　ELSIF T1min'EVENT AND T1min='1' THEN --一分為單位計(jì)算等待時(shí)間　　IF DDBZ='1' THEN --有等待標(biāo)志信號(hào)產(chǎn)生時(shí)開(kāi)始等待時(shí)間的計(jì)算　　IF FG=9 THEN FG<="0000";

37、IF FS=5 THEN FS<="0000";--當(dāng)時(shí)間為59分鐘時(shí)清零　　ELSE　　FS<=FS+'1';　　END IF;

38、　　ELSE　　FG<=FG+'1';　　END IF;　　END IF;　　END IF;

39、　　END PROCESS;　　DDSJ(7 DOWNTO 4)<= FS;　　DDSJ(3 DOWNTO 0)<= FG;　　END ART;　　根據(jù)產(chǎn)生的等待標(biāo)志進(jìn)行計(jì)時(shí)計(jì)算，當(dāng)?shù)却龢?biāo)志DDBZ=‘1

40、’時(shí)，利用產(chǎn)生的分脈沖進(jìn)行以分為單位的等待時(shí)間計(jì)算。　　（4）里程計(jì)算模塊　　--里程計(jì)算模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;</p

41、>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY LCJS IS　　PORT(START,WCLK,DDBZ: IN STD_LOGIC;　　L

42、CZ:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　LCBZ: OUT STD_LOGIC);　　END LCJS;　　ARCHITECTURE ART OF LCJS IS　　SIGNAL QMZ :STD_

43、LOGIC_VECTOR(7 DOWNTO 0);　　SIGNAL FS,FG: STD_LOGIC_VECTOR(3 DOWNTO 0);　　BEGIN　　PROCESS(START,WCLK)　　VARIABLE MZ: STD_

44、LOGIC_VECTOR(11 DOWNTO 0);　　BEGIN　　MZ:=“000000000000”；　　QMZ:= “00000000”；　　IF WCLK’EVENT AND WCLK=’1’THEN

45、　　MZ：=MZ+’1’;　　IF MZ:= “001111101000”　　QMZ<=QMZ+'1'；　　MZ:=“000000000000”；　　IF QMZ>=3 THEN

46、LCBZ<='1'; --當(dāng)行駛里程大于3Km時(shí)產(chǎn)生標(biāo)志信號(hào)　　END IF;　　END IF;　　END IF;　　END PRO

47、CESS;　　LCZ<=QMZ;　　END ART;　　當(dāng)DDBZ=‘0’時(shí)，汽車(chē)處于行駛過(guò)程中，根據(jù)ＷＣＬＫ脈沖（汽車(chē)行駛１Ｍ產(chǎn)生一個(gè)脈沖）計(jì)算行駛里程。由于行駛里程分辨率為１公里，因此需要先以米為單位計(jì)算到１ＫＭ時(shí)行駛里程再加１

48、。　?。?）計(jì)費(fèi)值模塊　　--計(jì)費(fèi)模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.ST

49、D_LOGIC_UNSIGNED.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY JFZ IS　　PORT(START: IN STD_LOGIC;　　LCZ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);<

50、/p>　　DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　JJZ:OUT INTEGER RANGE 0 TO 9999);　　END ENTITY JFZ;　　ARCHITECTURE ART OF JFZ IS

51、　　SIGNAL JFZ1 : INTEGER RANGE 0 TO 9999;　　SIGNAL LCZ1,DDSJ1,DDSJ2,DDSJ3 : INTEGER RANGE 0 TO 199;　　BEGIN　　LCZ1<=CONV_INTEGER(LCZ); --里

52、程值　　DDSJ2<=CONV_INTEGER(DDSJ(7 DOWNTO 4));DDSJ3<=CONV_INTEGER(DDSJ(3 DOWNTO 0));　　DDSJ1<=DDSJ2*10+DDSJ3; --等待時(shí)間計(jì)算　　PROCESS(START,LCZ,DDSJ) </p&

53、gt;　　BEGIN　　IF START='1' THEN --車(chē)啟動(dòng)顯示起步價(jià)　　JFZ1<=30;　　ELSIF LCZ1<=3 THEN --車(chē)行駛中的費(fèi)用計(jì)算</p&g

54、t;　　JFZ1<=30;　　ELSIF LCZ1<=3 THEN　　JFZ1<=30+DDSJ1*0.5;　　ELSIF LCZ1>3 THEN　　JFZ1<=30+(LCZ

55、1-3)*10+DDSJ1*0.5;　　END IF;　　END IF;　　END IF;　　END IF;</p

56、>　　END PROCESS;　　JJZ<=JFZ1;　　END ART;　　由行駛里程和等待時(shí)間，再根據(jù)計(jì)費(fèi)標(biāo)準(zhǔn)進(jìn)行計(jì)價(jià)值ＪＪＺ的計(jì)算。　?。?）譯碼顯示模塊&

57、lt;/p>　　--譯碼模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　USE IEEE

58、.STD_LOGIC_ARITH.ALL;　　ENTITY YIMA1 IS　　PORT(LCZ:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　JJZ:IN INTEGER RANGE 0 TO 9999;　　DDSJ:IN STD_LOGIC_

59、VECTOR(7 DOWNTO 0);　　LCZSX,LCZGX,DDSJSX,DDSJGX,JJZBX,JJZSX,JJZGX:　　OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 　　END YI

60、MA1;　　ARCHITECTURE ART OF YIMA1 IS　　SIGNAL LCZ1 : INTEGER RANGE 0 TO 99 ;　　SIGNAL LCZS,LCZG,JJZB,JJZS,JJZG: INTEGER RANGE 0 TO 9 ;<b&

61、gt;　　BEGIN　　DDSJSX<=DDSJ(7 DOWNTO 4); DDSJGX<=DDSJ(3 DOWNTO 0); --等待時(shí)間譯碼顯示　　LCZ1<=CONV_INTEGER(LCZ);　　END;

62、　　將等待時(shí)間ＤＤＳＪ、里程值ＬＣＺ和計(jì)價(jià)值ＪＪＺ的百位十位個(gè)位轉(zhuǎn)換成ＢＣＤ碼，通過(guò)譯碼器在七段數(shù)碼管中顯示出來(lái)。　　4 編譯及仿真　?。ǎ保┓抡孳浖uartus II的簡(jiǎn)單介紹和說(shuō)明　　隨著技術(shù)的發(fā)展，用戶(hù)對(duì)開(kāi)發(fā)工具的要求越來(lái)越高，Altera 公司適時(shí)

63、推出了新的開(kāi)發(fā)工具Quartus II 軟件。Quartus II 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯器件(PLD)設(shè)計(jì)、綜合，布局和布線、驗(yàn)證和仿真。　　Quartus II 集成環(huán)境除支持MAX 系列、FLEX 系列、ACEX1K 系列器件外，還支持Altera 公司的APEX20K 系列、Stratix 系列、Cyclone 系列和MAX II 系列等新型CPLD

64、/FPGA 器件。　　Quartus II 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者的需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè)FPGA 和CPLD設(shè)計(jì)階段的解決方案。Quartus II 軟件的開(kāi)發(fā)流程如下圖所示。　　圖３ QuartusII 軟件的開(kāi)發(fā)流程　?。ǎ玻┓抡娌ㄐ螆D</p&

65、gt;　　圖４　　等待判別模塊波形圖　　圖５　里程值計(jì)算模塊波形　　圖６　等待時(shí)間計(jì)算模塊波形圖　　圖７　計(jì)價(jià)值模塊波形圖　　圖８　譯碼模塊波形圖　　圖９　　頂層文件波形圖<p&

66、gt;　　5 硬件調(diào)試與結(jié)果分析　　通過(guò)對(duì)設(shè)計(jì)電路的分析，該實(shí)驗(yàn)可選擇NO.0號(hào)電路進(jìn)行硬件驗(yàn)證，鍵3對(duì)應(yīng)于START輸入信號(hào)，WCLK對(duì)應(yīng)于CLK2，CLK1對(duì)應(yīng)于CLK0，八個(gè)數(shù)碼管作為等待時(shí)間、里程值和計(jì)價(jià)值的顯示用。選定電路圖之后，再選擇ACEX1K/EP1K30TC144-3器件，輸出信號(hào)進(jìn)行引腳鎖定。下載完成后便可進(jìn)行硬件驗(yàn)證和調(diào)試。由于本次課程設(shè)計(jì)我用的是Quartus Ⅱ軟件，下

67、載出現(xiàn)問(wèn)題，不能下載。就遺憾的沒(méi)有進(jìn)行硬件驗(yàn)證。下面是仿真時(shí)序圖：　　圖10 仿真時(shí)序圖　　譯碼過(guò)程由于有時(shí)間延遲和中間信號(hào)替換，導(dǎo)致仿真時(shí)序圖出現(xiàn)一些混亂值，但持續(xù)時(shí)間很短，不影響譯碼顯示。　　6 參考文獻(xiàn)　　（1）黃智偉. FP

68、GA系統(tǒng)設(shè)計(jì)與實(shí)踐電子工業(yè)出版社 2005.1　　（2）焦素敏. EDA課程設(shè)計(jì)指導(dǎo)書(shū) 河南工業(yè)大學(xué) 2008.2　?。?）焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 2009.8　　（4）譚會(huì)生.EDA技術(shù)綜合應(yīng)用實(shí)例與分析西安電子科技大學(xué)出版社 2004.11

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