0.18μmcmos工藝單片集成鎖相環(huán)設(shè)計(jì)_第1頁(yè)
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1、東南大學(xué)碩士學(xué)位論文0.18μmCMOS工藝單片集成鎖相環(huán)設(shè)計(jì)姓名：王曉東申請(qǐng)學(xué)位級(jí)別：碩士專業(yè)：軟件工程；IC方向指導(dǎo)教師：陳瑩梅；胡英201104AbstractAbstractPLLisabasicandimportantmoduleintheanalogandmixedsignalcircuits，itcantrackthephaseandfequencyofinputsignalandoutputst￡山lephasesign

2、alPLLhasmanyadVantagessuchaslowpowerconsumption，hi曲leVelofintegration，hi曲Speed，smallarea，etcIthasbeenwidelyusedinmanyfieldssuchasthethird—generationmobilecommullication，WLANandultrawidebandwirelessconunumcationetc1’hispa

3、perproposedaPLLcircuitdesignappliedinGPSnequencysynthesisThewholeCPPLLcontainsfiVemodulesincludingPFD，CP，VCO，LPFandfrequencydiViderThispaperpresentsanewCPPLLcircuitwithlowpowerconsumption，lowphaSenoiseandstableoutput矗equ

4、encybyresearchingthe、Ⅳor：kjngprincipleofeachcomponentOnthistopic，aimingattheproblemofthemismatchbetweenthechargeanddischargecurrent，akindofgainboostingCPcircuitw11ichcaJlaccuratelymatchthechargeanddischa唱ecurrentisadopte

5、dHighoutputimpedaIlcecallgreatlyreducetheeffectofchallnellen舀hmodulation，thusma虹ngchargecurrentanddischargecurrentaccuratematchinginwideoutpmVoltager鋤geTheVaDadoptsthedifferentialcoupledLCstmcturew11ichisablet0reducetlle

6、efIfectofnoiseDflipnopappliedinPFDando也ermodulesadoptTSPCstmcturethatcallreducec骶uitpowerconsumptionThePLLcircu“isdesignedandsimulatedi11aCMOSO18pmtechnologyusiIlgCadenceSpec們RFTlle100plocktinleis12psnleppji訛rofthePLLout

7、putclockisabout2113ps111ephasenoiseofVCOis1259dBc／Hzata1MHzo船etnepowercons啪ptionofthePLLisaboutl256mWThelayoutsizeisO8mmO6mmKelywords：PhaseLockedLoop(PLL)，vohageControlledOscillator(VCO)，PhaseFrequencyDetector(PFD)，Cha唱e

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