“微型核”低噪聲放大器的設(shè)計(jì)與仿真.pdf

1、隨著微電子、微機(jī)械和高級(jí)材料等新技術(shù)的迅速發(fā)展，近年來小衛(wèi)星的研究正在向體積小、質(zhì)量輕、功能密度高的方向發(fā)展。研究基于SoC(SystemonChip)技術(shù)的“微型核”，可以減小衛(wèi)星的體積并大大提高小衛(wèi)星的有效載荷，對(duì)我國(guó)衛(wèi)星電子系統(tǒng)的國(guó)產(chǎn)化、小型化、低功耗、多功能、高性能和高可靠性具有重要的意義。
　　針對(duì)此，本論文完成了一個(gè)2.4GHz衛(wèi)星射頻前端接收電路的全集成差分CMOS低噪聲放大器(LowNoiseAmplifier)的

2、設(shè)計(jì)。
　　通過對(duì)衛(wèi)星通信系統(tǒng)的鏈路分析，根據(jù)實(shí)際系統(tǒng)需要，確定了低噪放模塊的設(shè)計(jì)指標(biāo)。采用常用的共源共柵拓?fù)浣Y(jié)構(gòu)，設(shè)計(jì)了一個(gè)差分結(jié)構(gòu)的LNA。設(shè)計(jì)過程中，在限定功耗的前提下，主要針對(duì)共源晶體管和共柵晶體管的柵寬，對(duì)電路的性能進(jìn)行了優(yōu)化，使得設(shè)計(jì)的LNA的噪聲系數(shù)最小。該電路采用TSMC的0.18μmCMOS工藝，結(jié)合射頻集成電路仿真軟件ADS(AdvancedDesignSystem)對(duì)其進(jìn)行匹配、仿真、優(yōu)化設(shè)計(jì)，得到了較好的仿

3、真結(jié)果并進(jìn)行了分析討論。
　　從本設(shè)計(jì)的應(yīng)用背景出發(fā)，考慮到單端天線與差分LNA之間的不匹配性，設(shè)計(jì)了一個(gè)介于兩者之間的有源平衡轉(zhuǎn)換電路—Balun(BALance-UNbalunce)，并提出了將這個(gè)Balun電路與前面設(shè)計(jì)的差分LNA作為一個(gè)整體進(jìn)行了仿真的設(shè)計(jì)方案。仿真結(jié)果顯示：在2.45GHz的中心頻率上，該電路能夠提供28.931dB的正向增益，噪聲系數(shù)為2.485dB,IIP3為-18.4dBm，輸入輸出反射系數(shù)均小于