基于IP核的SOC設(shè)計關(guān)鍵技術(shù)研究.pdf

1、隨著SOC技術(shù)的快速發(fā)展，對IP核提出了越來越多的規(guī)范化、標(biāo)準(zhǔn)化、魯棒性要求，尤其IP核接口時序的柔性適應(yīng)能力、IP核參數(shù)化可配置能力已經(jīng)嚴(yán)重制約了SOC技術(shù)的發(fā)展。論文研究了當(dāng)前SOC設(shè)計中面臨的接口時序瓶頸、IP功能定制等關(guān)鍵問題，提出了可復(fù)用IP核的TPCR（時序彈性接口）技術(shù)（包括彈性接口技術(shù)、接口再同步技術(shù)）、結(jié)合IP核參數(shù)化可配置設(shè)計技術(shù)，在USB2．0 IP核（863項目）、8位嵌入式微處理器IP核（校企合作項目）等設(shè)計工

2、程中，進(jìn)行了相關(guān)的技術(shù)驗證。 首先，論文研究了可復(fù)用IP核的彈性接口技術(shù)，提出了TPCR IP核模型。傳統(tǒng)IP核接口時序約束缺乏彈性，導(dǎo)致SOC集成時序收斂周期很長，甚至無法收斂，采用參數(shù)化可配置設(shè)計方法，并通過建立TPCR IP核模型，可以有效地解決傳統(tǒng)IP核的時序接口困擾。TPCRIP核模型由彈性延遲單元和再同步單元組成，其中，彈性延遲單元規(guī)范了IP核的接口時序約束，使得SOC集成者能夠在設(shè)計的各個階段，估算IP核的時序裕度

3、，并能夠在集成時無縫集成到SOC中而無需加入粘合邏輯；而再同步單元增加了IP核接口在不同時鐘域和異步信號之間的橋接功能，保證IP核能夠可靠地完成異步數(shù)據(jù)的傳輸。另外，彈性延遲單元中的數(shù)字控制端采用參數(shù)化可配置設(shè)計，數(shù)字控制端的參數(shù)值可以在設(shè)計的各個階段自由重置，從而改變IP核接口的延遲，增加IP核接口的時序柔性?；赥PCR模型的IP核設(shè)計技術(shù)在SOC設(shè)計項目中得到實際應(yīng)用，有效地加速了SOC設(shè)計中的時序收斂過程。 其次，論文研

4、究了參數(shù)化可配置USB IP核的設(shè)計（包括PHY IP核和LINK IP核兩部分），探索了LINK IP核的參數(shù)化設(shè)計方法。對LINK IP核的端點定義、端點類型、傳送方式、端點的輸入/輸出存儲器、FIFO深度等細(xì)分功能都進(jìn)行了可配置參數(shù)定義，通過參數(shù)配置實現(xiàn)功能裁減。對AP數(shù)據(jù)接口采用再同步技術(shù)，隔離了USB時鐘域和AP時鐘域，使得IP核可以平滑連接到AP模塊，支持多時鐘域工作，拓展了AP端部件的選擇范圍。AP接口總線、UTMI數(shù)據(jù)總

5、線也采用參數(shù)實現(xiàn)可配置設(shè)計，通過修改參數(shù)設(shè)定即可匹配接口時序不同的IP核，從而完成IP核間的通訊。所設(shè)計的可配置LINK IP核，通過改變參數(shù)設(shè)置，其最小配置可以裁減至僅支持1個通用端點和每端點支持1種傳送方式，而最大配置則可擴展到支持15個通用端點和每端點支持4種傳送方式。另外，PHY IP核和LINK IP核接口均采用彈性延遲技術(shù)，在IP核內(nèi)部即可實現(xiàn)接口延遲的調(diào)整，減輕了因接口延遲不匹配而帶來的設(shè)計困擾。為了驗證了TPCR IP核

6、設(shè)計技術(shù)和參數(shù)化可配置設(shè)計技術(shù)，論文基于SMIC0．25μm CMOS工藝，進(jìn)一步完成了PHYIP核和LINKIP核的版圖設(shè)計和流片實驗。結(jié)果表明，采用TPCR設(shè)計方法，該USB IP核接口時序范圍較寬、能夠適應(yīng)更多的外部IP時序，參數(shù)化配置使得IP核電路規(guī)?？缮炜s，較好地匹配不同的應(yīng)用需求。 再次，鑒于嵌入式處理器是應(yīng)用廣泛的核心IP核，是參數(shù)化可配置設(shè)計技術(shù)和TPCR IP核設(shè)計技術(shù)的關(guān)鍵應(yīng)用之一，論文設(shè)計了一款8位可配置嵌

7、入式微處理器IP核——XDMARC，其內(nèi)核包括ALU單元、通用寄存器堆、指令譯碼器等，兼容AVR指令集。通過參數(shù)化配置，其最小配置可以裁減至大約8000門（支持基本AVR指令和GPIO），而最大配置可擴展至20000門以上（支持AVR擴展乘法指令、更多外設(shè)）。仿真表明，在SMIC0．25μm CMOS工藝條件下，其最小配置性能可達(dá)200MIPS。外圍部件采用參數(shù)化開關(guān)設(shè)計，通過參數(shù)設(shè)置，能夠選擇IP核支持的指令集，裁減IP核的功能和外設(shè)

8、。另外，采用TPCR技術(shù)進(jìn)行了IP核接口設(shè)計，其延遲參數(shù)可以根據(jù)集成環(huán)境的要求在系統(tǒng)設(shè)計階段、仿真驗證階段、版圖布圖階段修改，使得XDMARC對總線架構(gòu)的適應(yīng)性更廣，在布局布線時自由度更大，減少SOC集成者因為信號間的相對延遲收斂要求而帶來的設(shè)計反復(fù)。 最后，對所設(shè)計的USB IP核、XDMARC IP核和其它IP核（UART、SRAM等）進(jìn)行了SOC集成驗證，結(jié)果表明，采用TPCR設(shè)計技術(shù)可以有效地加速SOC設(shè)計中的時序收斂過