嵌入式處理器中Cache的研究與設計.pdf

1、隨著微處理器設計技術的不斷發(fā)展，Cache得到了廣泛應用，以解決處理器與主存之間性能差距越來越大的難題。但由于Cache在處理器設計中的比重較大，其性能和功耗對處理器的性能和功耗會產生巨大影響，因此Cache優(yōu)化設計顯得至關重要。
　　為了得到較為精確的實驗數據，本文基于RTL級模擬平臺對Cache結構進行研究。由于在該平臺上運行整個標準程序的代價太大，本文基于M5搭建了軟件模擬平臺。根據標準程序的周期特性，在軟件模擬平臺上通過B

2、BTraker提取其基本塊信息，并利用SimPoint提取模擬點。在RTL級平臺上運用上述結果，并根據Early SimPoint算法截斷運行標準程序。在保證數據精確性的前提下大大縮短了程序在RTL平臺上的運行時間。
　　本課題基于單發(fā)射按序執(zhí)行處理器設計了RAM-Tag Cache，通過在RTL級模擬平臺上運行SPEC2000標準程序，結合NC_verilog,Design compiler和Powercompiler工具，研究

3、Cache結構參數對性能和功耗的影響，給出了較為精確的缺失率和功耗隨結構參數變化的設計空間，并在此基礎上確定了最優(yōu)的Cache結構（容量為16K，line大小為32Byte，32路組相聯(lián)）。此外本文還對Round Robin和偽LRU替換算法進行研究，并根據實驗結果將前者應用于指令Cache，將后者應用于數據Cache。
　　此外，CAM的快速索引可以使高相聯(lián)度Cache的能耗得到很大程度的改善，因此，本課題利用設計空間探索過程中