基于全數(shù)字鎖相環(huán)的時間數(shù)字轉換器的研究.pdf

1、TDC（TimeDigitalConverter，TDC）是一種時間測量的常用電路，主要計算參考信號到事件發(fā)生的時間及兩個脈沖間的時間間隔，將時間的間隔直接轉化為高精度的數(shù)字值，并實現(xiàn)數(shù)字輸出。目前已被廣泛應用于電子領域，如用于全數(shù)字鎖相環(huán)ADPLL中，提高其測試器件和信號的時間特性。近幾年，最受關注的TDC是使用高速CMOS數(shù)字電路的結構，主要原因是被測試信號能實現(xiàn)較高的時間精度。對TDC精確度進行研究，將有利于TDC的應用和質量保證

2、。 本論文旨在研究時間數(shù)字轉換器的精度，根據(jù)一種全數(shù)字鎖相環(huán)電路中時間數(shù)字轉換器的結構和性能，提出了TDC的設計方法。采用EDA軟件，將電路圖繪制出來，引入千分尺自較正算法，通過VHDL語言對TDC電路信號進行編碼。最后通過測試電路，得出仿真結果，達到對TDC精確度的準確測量。本文的主要工作和成果如下： 1．設計出TDC模塊的電路構成；在PSPICE軟件工具下，通過引入基本觸發(fā)器，放大器等器件，建立了項層TDC模型，為進

3、一步分析TDC精確度打下了基礎。通過仿真，分析了溫度電流電壓對數(shù)字信號傳輸延遲的影響。 2．研究TDC核心結構；在HSPICE軟件工具下，通過將觸發(fā)器門電路進行剖析，由程序設計實現(xiàn)每個器件的漏源柵極，以及線路長度等底層參數(shù)，設計各種主要器件的不同傳輸性能。得到CMOS下電壓電流以及器件線路的部局對直接延遲的具體影響，確定了這些因素的優(yōu)先等級，測得在CMOS下時間延遲的線性趨勢。 3．根據(jù)全數(shù)字鎖相環(huán)中的TDC性能，在深入