高速實時并行信號處理系統(tǒng)設(shè)計與實現(xiàn).pdf_第1頁
已閱讀1頁，還剩43頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進行舉報或認領(lǐng)

文檔簡介

1、信道化接收機是地面防空武器電子戰(zhàn)綜合信息系統(tǒng)的重要組成部分，要求具有實時分析處理大量數(shù)據(jù)的能力。
　　 本文將信道化接收機接收到的空中各種輻射源信號轉(zhuǎn)化為數(shù)字信號，在數(shù)字信號處理領(lǐng)域來解決模擬信號領(lǐng)域較難解決的問題。文中設(shè)計實現(xiàn)了一種新的實時信號處理系統(tǒng)，該系統(tǒng)要求具有處理大量數(shù)據(jù)的能力，以保證系統(tǒng)的實時性。近年來，隨著高速A/D器件的出現(xiàn)，需要處理的數(shù)據(jù)速率也越來越高，這對實時處理系統(tǒng)提出了更高的要求，既要具有實時性又要具備處

2、理高速數(shù)據(jù)的能力。
　　 本文研究的主要目的是設(shè)計基于Altera公司的新型現(xiàn)場可編程門陣列(FPGA)和AD公司的新型ADSP-TS101S系統(tǒng)，實現(xiàn)高速實時并行處理目的。
　　 文中首先介紹了高速A/D的特點并利用FPGA開發(fā)出接口電路，第三章和第四章設(shè)計實現(xiàn)了高速數(shù)據(jù)并行處理系統(tǒng)，并對設(shè)計過程中的問題進行了分析。
　　 最后，總結(jié)了設(shè)計高速數(shù)字電路板時需要注意的一些問題。經(jīng)過PCB設(shè)計及軟硬件功能的調(diào)試，驗

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 眾賞文庫僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負責。
  • 6. 下載文件中如有侵權(quán)或不適當內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論