DVI數(shù)字視頻接口編解碼電路的研究與設(shè)計(jì).pdf

1、數(shù)字視頻接口(DVI)與傳統(tǒng)的模擬視頻接口相比，在信號(hào)傳輸、圖像處理、速度上等方面具有壓倒性的優(yōu)勢(shì)，它可以為顯示設(shè)備和主機(jī)之間的互聯(lián)提供高達(dá)1.65GB/S的傳輸速率，降低了電路的功耗以及信號(hào)傳輸中的電磁干擾，已經(jīng)成為顯示設(shè)備和主機(jī)相連的接口標(biāo)準(zhǔn)，其應(yīng)用也越來越廣泛。 DVI-IP核包括發(fā)送器和接收器兩部分。本文根據(jù)DV11.0的規(guī)格要求，分別對(duì)發(fā)送器和接收器當(dāng)中的編碼和解碼電路進(jìn)行了研究與設(shè)計(jì)。論文研究了編解碼電路的作用、邏輯

2、流程，采用SMIC-工藝進(jìn)行結(jié)構(gòu)設(shè)計(jì)，完成了綜合和仿真。 編碼電路是發(fā)送器的一部分，它的功能主要是把8bit的視頻信號(hào)和2bit的控制信號(hào)編碼成為10bit的信號(hào)輸出給串行器。編碼過程中要注意的是參數(shù)cnt的作用，它主要被用來實(shí)現(xiàn)直流平衡，使得編碼輸出中的邏輯“1”和邏輯“0”的個(gè)數(shù)盡量保持平衡。 解碼電路是接收器的一部分，它的功能主要是把從發(fā)送器傳過來的10bit的編碼信號(hào)解碼出來，解碼出8bit的視頻信號(hào)、2bit的

3、控制信號(hào)以及1bit的使能信號(hào)DE。DE的邏輯狀態(tài)來選擇有效的解碼輸出。DE是高電平的時(shí)候，視頻解碼輸出是有效的輸出，當(dāng)DE是低電平的時(shí)候，控制信號(hào)的解碼輸出是有效輸出。 DV11.0對(duì)時(shí)序也有嚴(yán)格的要求，它要求最短消隱持續(xù)時(shí)間長(zhǎng)度為128個(gè)象素周期；而要求編碼/串行化最大延遲時(shí)間為64個(gè)象素周期，同樣要求解碼/并行化的最大延遲時(shí)間為64個(gè)象素周期。 仿真結(jié)果表明，所設(shè)計(jì)的電路可以完成DV11.0編解碼功能，具有較好的遠(yuǎn)