線程級并行的硬件技術研究.pdf_第1頁
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文檔簡介

1、該文研究支持線程級并行的硬件技術,尤其是執(zhí)行單元為超標量結構的多線程處理器.首先,在設計的嵌入式微處理ARMP的基礎上進行改進,提出了一個超標量處理器模型,用于多線程處理器系統(tǒng)結構的研究與驗證.其次,指令發(fā)射邏輯是超標量處理器中的關鍵路徑,也是制約執(zhí)行單元為超標量結構的多線程處理器主頻提高的關鍵因素.該文提出了兩種新的發(fā)射邏輯方案,使之更適合多線程處理器.其中,IET(Iuuse Enable Table)發(fā)射使能表方案,能及時得到操作

2、數(shù)準備好信息,從而有效減少發(fā)射邏輯中進行相聯(lián)比較的比較器數(shù)目,并能減少發(fā)射邏輯的功耗;另一種是EDM(Effective Dependence Matrix)高效相關陣列方案,能有效減少發(fā)射邏輯的線延時.此外,該文還提出了基于前導1計算的發(fā)射隊列表項分配方案,該方案能夠提高多線程處理器中發(fā)射隊列表項的利用率.再次,目前的高性能微處理器都采用轉移預測來解決控制相關.在執(zhí)行單元為超標量結構的多線程處理器中,轉移誤預測損失會隨著指令發(fā)射帶寬和

3、流水線級數(shù)的增加而增加.這使得高效地控制流處理成為微處理器系統(tǒng)結構設計的重要問題之一.該文提出多線程處理器的選擇性雙路徑執(zhí)行方案(Selective Dual Path Execution).為了得到適合選擇性雙路徑執(zhí)行的置信度評估方案,該文對提高處理器性能的轉移預測進行深入研究,并根據(jù)誤預測集群性,提出了新的置信度評估方案——DCR(Decrease Constant or Reset)方案.該文采用DCR置信度評估方案指導選擇性雙路

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