低功耗物理設計.pdf

1、復旦大學碩士學位論文低功耗物理設計姓名：郭小川申請學位級別：碩士專業(yè)：電子與通信工程指導教師：曾曉洋20070526摘要在20世紀，Ic設計者主要關注速度、面積、成本、可靠性，其次才是功耗。而進入21世紀，無線通訊產品和掌上電腦類便攜產品需要有限的電池容量可以支持盡可能長的待機時間，同時微處理器，圖形處理芯片和網絡芯片類產品出于封裝和散熱等方面的考慮，設計者也更加重視功耗的管理和優(yōu)化，低功耗已經成為與面積和速度同等重要的設計目標，在特定

2、領域，功耗指標甚至成為第一大要素。如何降低芯片功耗已成為SoC設計的重大挑戰(zhàn)之一。為了滿足市場需求，芯片設計者不得不尋求一套快速，可靠的設計流程以便在設計的各個階段來降低系統(tǒng)功耗。CMOS功耗可以分為三個部分：電平轉換功耗，內部功耗和漏電功耗。在130納米工藝技術之前，動態(tài)功耗在芯片總功耗中主導地位，隨著晶體管尺寸的降低，漏電功耗的影響顯著增加，在65納米技術，漏電功耗已經占到芯片功耗的50％。本文分別針對動態(tài)功耗和漏電功耗講述了業(yè)界流

3、行的大規(guī)模集成電路設計過程中采用的功耗管理和優(yōu)化方法：在降低漏電功耗方面，文章介紹了各種漏電功耗優(yōu)化方法的基本原理，包括閾值電壓對漏電功耗的影響，多閾值電壓器件的應用，對于輸入狀態(tài)決定靜態(tài)功耗的器件的邏輯等效輸入管腳的重新分配，通過開關控制模塊或器件的供電(MTcMOS)的應用；在降低動態(tài)功耗方面，文章介紹了應用門控時鐘的設計方法，多供電電壓的設計原理和方法以及基于多電壓區(qū)域的電源網絡的構建方法。對于每種功耗優(yōu)化方法，本文描述了電子設計