軟件無(wú)線電中的關(guān)鍵技術(shù)研究及FPGA實(shí)現(xiàn).pdf

1、軟件無(wú)線電的中心思想是利用一個(gè)通用的、標(biāo)準(zhǔn)化的、模塊化的硬件平臺(tái),采用軟件編程的方式來(lái)實(shí)現(xiàn)不同應(yīng)用的功能,從硬件設(shè)計(jì)方法中完全解放出來(lái)。寬帶信道化數(shù)字接收機(jī)是軟件無(wú)線電中的核心內(nèi)容,而高速全并行結(jié)構(gòu)的FFT(快速傅里葉變換)算法是信道化接收機(jī)中的關(guān)鍵技術(shù),其能夠?qū)⒈粰z測(cè)寬帶信號(hào)信道化,準(zhǔn)確定位信號(hào)的頻率位置,提高了截獲概率,大大縮短了接收機(jī)的響應(yīng)時(shí)間,并且完整保留了目標(biāo)信號(hào)所包含的信息。DDC(數(shù)字下變頻)技術(shù)是軟件無(wú)線電中的一種關(guān)鍵技

2、術(shù)。數(shù)字下變頻器緊跟在AD采樣器之后,其主要功能是將A/D輸出的高速數(shù)字信號(hào)經(jīng)過(guò)一系列的數(shù)據(jù)處理提取出來(lái),將感興趣的頻譜搬移到零頻附近,并有效降低數(shù)據(jù)的采樣速率,從而方便后級(jí)的DSP對(duì)信號(hào)作進(jìn)一步數(shù)據(jù)處理。
　　本文首先對(duì)全并行結(jié)構(gòu)快速傅里葉變換算法的FPGA實(shí)現(xiàn)方法進(jìn)行了研究,重點(diǎn)完成了各個(gè)組成模塊的算法實(shí)現(xiàn)及算法優(yōu)化分析,并在FPGA開(kāi)發(fā)環(huán)境下利用VerilogHDL硬件描述語(yǔ)言編程設(shè)計(jì),以基4FFT和基8FFT算法為例設(shè)計(jì)了

3、全并行流水線結(jié)構(gòu)的64點(diǎn)FFT,能在一個(gè)時(shí)鐘節(jié)拍下完成64點(diǎn)FFT變換運(yùn)算,并對(duì)FFT算法中的復(fù)數(shù)乘法器作了優(yōu)化處理,大大節(jié)省了硬件資源,深入研究了FPGA中定點(diǎn)運(yùn)算的截位方式,提出了定點(diǎn)運(yùn)算截位規(guī)律,然后利用ModelSim和Matlab對(duì)設(shè)計(jì)進(jìn)行聯(lián)合仿真分析。結(jié)果表明本文中所采用的優(yōu)化資源設(shè)計(jì)的思想和結(jié)果是完全正確的,不僅提高了運(yùn)算效率,而且節(jié)約了大量的硬件資源,最后在Xilinx公司的Virtex5系列的XC5VLX110T上得到

4、了驗(yàn)證。
　　論文隨后對(duì)數(shù)字下變頻技術(shù)的FPGA實(shí)現(xiàn)方法進(jìn)行了研究,制定了合理的實(shí)現(xiàn)方案,提出了本設(shè)計(jì)中的DDC框架結(jié)構(gòu),并對(duì)系統(tǒng)中的各個(gè)關(guān)鍵模塊進(jìn)行了理論研究和仿真分析,從而確定了系統(tǒng)設(shè)計(jì)的參數(shù)配置,完成了系統(tǒng)的編程實(shí)現(xiàn)。然后搭建了完善的驗(yàn)證平臺(tái),從時(shí)域及頻域兩個(gè)方面對(duì)系統(tǒng)整體及每級(jí)的輸出進(jìn)行了全面分析,并完成了軟件以及硬件仿真分析,最終完成了系統(tǒng)的FPGA芯片測(cè)試,并對(duì)基帶信號(hào)做了詳盡的分析討論,驗(yàn)證了系統(tǒng)的性能,證明了設(shè)計(jì)的