高速糾錯碼測試系統(tǒng)的設(shè)計與實現(xiàn).pdf

1、糾錯碼做為數(shù)字通信系統(tǒng)的重要組成部分，在上世紀(jì)末和本世紀(jì)初得到了高速的發(fā)展，目前，糾錯碼正在往低BER和低復(fù)雜度的方向發(fā)展。糾錯碼測試是糾錯碼技術(shù)發(fā)展不可缺少的環(huán)節(jié)，隨著性能要求的提高，相應(yīng)的測試數(shù)據(jù)量也成指數(shù)增加，繼續(xù)利用傳統(tǒng)的軟件仿真方式在BER為10-10的點仿真耗用的時間需要數(shù)十天，而目前對于磁盤存儲系統(tǒng)來說，其要求的BER已達(dá)到了10-15，軟件仿真方法將不可能實現(xiàn)。因此，本文中提出了一種軟硬件聯(lián)合測試的方法，利用軟件程序的直

2、觀性和硬件的高速性能相結(jié)合，針對BER為10-10的性能仿真點的測試需求。
　　 軟硬件聯(lián)合測試的一個重要方面是軟件和硬件之間數(shù)據(jù)傳輸，在本文中，利用分層思想來設(shè)計和實現(xiàn)軟硬件之間的數(shù)據(jù)通道。實現(xiàn)時，利用高速的數(shù)據(jù)采集卡做為軟硬件之間的物理傳輸通道，經(jīng)過兩層校驗保證軟硬件接口適配層之間的數(shù)據(jù)無差錯到達(dá)，其中，在數(shù)據(jù)鏈路層通過添加校驗位的方法保證幀數(shù)據(jù)的完整性，在無差錯傳輸層利用確認(rèn)-重傳的方式保證幀無丟失。在接口適配層利用開放的

3、接口模塊與功能模塊進(jìn)行連接，這樣可以在被測試的糾錯碼編譯碼器吞吐能力不匹配的情況下，通過并行例化從而使系統(tǒng)的吞吐能力最大。
　　 高性能的噪聲源是糾錯碼正確測試的重要因素，對于低BER測試來說，噪聲源必須速率快，隨機性能好。本文提供了高斯隨機數(shù)發(fā)生器的FPGA設(shè)計和實現(xiàn)過程。首先設(shè)計實現(xiàn)了MT-19937均勻偽隨機數(shù)發(fā)生器，周期達(dá)到219937，然后利用Box Muller算法將均勻隨機數(shù)轉(zhuǎn)換為具有高斯分布的偽隨機序列，實現(xiàn)BM