VHDL寄存器傳輸級可測性綜合研究.pdf

1、隨著深亞微米集成電路時代的到來，芯片的復雜度變得越來越高，測試的重要性越來越突出。據(jù)統(tǒng)計，為測試芯片所花的時間已經(jīng)和設計生產(chǎn)芯片所花時間相當，并即將超出設計所需時間，測試生成的難度越來越大，因此我們需要將更多的注意力放在測試上。 過去有關測試的工作都是放在門級以后進行的，這樣做有兩大不足，不但需要在設計和測試之間進行多次反復，而且在門級進行測試的計算復雜度很高。 測試方法學的一大發(fā)展趨勢是逐漸融合到設計的各個層次中去，并

2、和設計一樣向高層發(fā)展。將可測性的改進甚至測試矢量的生成放到整個設計流程的早期已經(jīng)成為了可測性研究的一大熱點，實踐證明，這樣不但可以大大增加故障覆蓋率，而且可以減少測試硬件開銷，并且還能減少設計反復。 目前，大量的設計是用硬件描述語言在寄存器傳輸級（RT級）描述系統(tǒng)在各個時鐘周期內數(shù)據(jù)流的傳輸行為，然后通過綜合工具綜合出相應的門級網(wǎng)表。在這些描述語言中，VHDL已經(jīng)成為一種普遍接受的硬件描述語言，基于VHDL的RT級綜合也迅速地發(fā)

3、展起來。然而大多數(shù)綜合工具只對面積和速度作為綜合約束，而忽略了可測性因素的影響，越來越多的研究表明，應該將可測性也作為綜合過程的一大約束。本文即研究基于VHDL的RT級可測性綜合。 掃描方式的可測性設計得到了工業(yè)界的最廣泛應用，其中全掃描方式最為常用?；谌珤呙璧臅r序電路在進行測試矢量生成時，可以將寄存器看作偽輸入輸出端，整個電路看作組合電路，用相對簡單又成熟的組合電路ATPG工具完成測試矢量的生成。它不僅能大大提高電路的故障覆

4、蓋率，而且能很好的融入設計流程中。本文圍繞全掃描技術，提出了一個較為完整的RT級掃描綜合解決方案。全文大致可分為三大部分，第一部分為時序存儲單元的識別和綜合，第二部分為可測性檢查和改進，第三部分為全掃描結構的插入。 第一部分VHDL時序存儲單元的識別和綜合是本文所有工作的基礎和關鍵。通過對VHDL代碼時序特性的靜態(tài)分析，對電路時序存儲單元進行準確識別，只有做到了這一點，才有可能展開后面第二、三部分的討論。本文特別對文獻中很少涉及

5、的變量綜合進行詳細討論，提出了變量映射時序存儲單元的識別方案。 第二部分可測性檢查和改進與一般的可測性分析方法不同，它不是基于對電路的可控制性和可觀察性的量化分析，而是基于電路結構，通過檢查和改進可測性不佳的局部電路設計，使得整體電路的可測性得到提升，同時也為掃描結構的插入做好準備。 第三部分也是本文的一大重點。首先提出了在RT級進行傳統(tǒng)全掃描結構插入的完整實現(xiàn)算法；然后，針對傳統(tǒng)掃描結構的不足，在前人工作的基礎上提出了