AMBA AXI4總線(xiàn)的研究與實(shí)現(xiàn).pdf

1、隨著集成電路設(shè)計(jì)復(fù)雜度的提高和產(chǎn)品上市時(shí)間壓力的增大,基于IP核復(fù)用的SoC(System on Chip)設(shè)計(jì)已經(jīng)成為一種重要的設(shè)計(jì)方法?？偩€(xiàn)橋的設(shè)計(jì)和IP核的互連問(wèn)題已經(jīng)成為SoC平臺(tái)中最重要的課題。IP核互連的方法,總線(xiàn)橋的設(shè)計(jì)以及總線(xiàn)協(xié)議決定了SoC平臺(tái)的性能。AMBA(Advanced Microcontroller Bus Architecture)總線(xiàn)規(guī)范由ARM公司定義。它是一組基于ARM核的SoC通信的標(biāo)準(zhǔn)協(xié)議。最新的

2、AMBA4.0總線(xiàn)協(xié)議具有帶寬高、延遲小和設(shè)計(jì)靈活等諸多優(yōu)點(diǎn),它目前已成為業(yè)界首選的高性能總線(xiàn)標(biāo)準(zhǔn)。
　　本文分析并比較了Wishbone總線(xiàn)標(biāo)準(zhǔn)與AMBA4.0總線(xiàn)標(biāo)準(zhǔn)的異同。根據(jù)AMBA4.0總線(xiàn)標(biāo)準(zhǔn)中AXI4協(xié)議和AXI4-Lite協(xié)議,設(shè)計(jì)并實(shí)現(xiàn)了總線(xiàn)橋以及互連模塊的VLSI結(jié)構(gòu)。本文研究?jī)?nèi)容主要包含以下三個(gè)部分:
　　首先,為了擴(kuò)充AXI4總線(xiàn)可使用的IP核資源,本文設(shè)計(jì)了基于Wishbone總線(xiàn)和AXI4總線(xiàn)的總

3、線(xiàn)橋IP核,包括把基于Wishbone總線(xiàn)的主設(shè)備集成到AXI4總線(xiàn)系統(tǒng)的WB/AXI4總線(xiàn)橋,把基于 Wishbone總線(xiàn)的從設(shè)備集成到AXI4總線(xiàn)系統(tǒng)的AXI4/WB總線(xiàn)橋,把基于Wishbone總線(xiàn)的主設(shè)備集成到AXI4-Lite總線(xiàn)系統(tǒng)的WB/AXI4-Lite總線(xiàn)橋和把基于Wishbone總線(xiàn)的從設(shè)備集成到AXI4-Lite總線(xiàn)系統(tǒng)的AXI4-Lite/WB總線(xiàn)橋。
　　其次,本文設(shè)計(jì)了基于AXI4總線(xiàn)的兩種互連結(jié)構(gòu),包

4、括交叉開(kāi)關(guān)(crossbar switch)和分享型總線(xiàn)(share bus)。兩種互連結(jié)構(gòu)設(shè)計(jì)主要模塊包括地址解碼器和仲裁器。
　　最后,本文針對(duì)設(shè)計(jì)的總線(xiàn)橋和互連結(jié)構(gòu),使用Verilog HDL語(yǔ)言進(jìn)行了硬件實(shí)現(xiàn),在ModelSim環(huán)境下通過(guò)了功能驗(yàn)證,使用ISE13.1工具進(jìn)行邏輯綜合,分析比較了各IP核的性能。
　　從驗(yàn)證和綜合來(lái)看,本文的IP設(shè)計(jì)嚴(yán)格遵循Wishbone總線(xiàn)和AMBA4.0總線(xiàn)的協(xié)議規(guī)范,WB/AX

5、I4總線(xiàn)橋,AXI4/WB總線(xiàn)橋,WB/AXI4-Lite總線(xiàn)橋和AXI4-Lite/WB總線(xiàn)橋在Xilinx公司Virtex5的FPGA芯片上達(dá)到的時(shí)鐘頻率分別279MHz,346 MHz,442 MHz和427 MHz,AXI4總線(xiàn)的交叉開(kāi)關(guān)互連結(jié)構(gòu)在284MHz的工作頻率下,擁有22.5Gbps的數(shù)據(jù)吞吐量,AXI4總線(xiàn)的分享型互連結(jié)構(gòu)在342MHz的工作頻率下,擁有6.7Gbps的數(shù)據(jù)吞吐量,說(shuō)明各IP核都具備高速的數(shù)據(jù)傳輸能力