SoC中嵌入式存儲器的可測試性設(shè)計研究.pdf_第1頁
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文檔簡介

1、超大規(guī)模集成電路和超深亞微米技術(shù)的快速發(fā)展，促使了系統(tǒng)芯片（Systemon Chip，SoC)的產(chǎn)生，同時在SoC中也集成了越來越多的嵌入式存儲器，因此嵌入式存儲器的可靠性，對SoC芯片的整體性能有著非常重要的影響。文章針對SoC中的嵌入式存儲器的可測試性設(shè)計展開研究。
　　文章在深入研究SoC嵌入式存儲器的基本原理和IEEE1500標準的測試結(jié)構(gòu)和規(guī)范后，結(jié)合測試標準，針對SRAM和DRAM設(shè)計了具有兼容性的嵌入式存儲器測試封

2、裝殼。它包括對邊界寄存器、旁路寄存器和指令寄存器三個模塊的設(shè)計，并且能夠?qū)崿F(xiàn)對SRAM和DRAM的測試封裝。
　　為了實現(xiàn)相應的測試和控制，文章結(jié)合測試封裝殼，采用存儲器內(nèi)建自測試方法，設(shè)計了嵌入式存儲器測試控制器，它負責生成測試激勵、收集測試響應以及判斷測試結(jié)果等功能。根據(jù)存儲器測試算法以及測試殼的操作指令，完成了測試控制器的測試指令編碼，此編碼適用于不同的測試算法和不同的存儲器的測試。
　　整個測試系統(tǒng)由存儲器測試殼與B

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