基于VMM的SoC驗證環(huán)境的研究與實現(xiàn).pdf

1、目前，隨著 SoC芯片規(guī)模及功能的快速增長，傳統(tǒng)的驗證技術(shù)已經(jīng)不能滿足項目進度的需求。在整個項目的開發(fā)過程中，驗證周期一直在持續(xù)增長，同時，對驗證資源的投入也越來越多，因此，驗證已經(jīng)成為了項目進度的關(guān)鍵路徑。巨大的驗證壓力，使得驗證工程師們必須要突破傳統(tǒng)的驗證方法，開發(fā)越來越先進的驗證技術(shù)來縮短項目開發(fā)時間。
　　SystemVerilog已經(jīng)成為驗證復雜數(shù)字邏輯的優(yōu)秀硬件驗證語言。構(gòu)建于SystemVerilog之上的Verif

2、ication Methodology Manual(VMM)提供了驗證方法的指導以及一系列標準的類庫和VMM應(yīng)用包（VMM Applications），這些要素使得驗證環(huán)境結(jié)構(gòu)更加簡潔和標準化?；赩MM提供的方法、類庫和VMM Applications，能方便、快捷搭建出可重用的驗證環(huán)境，使得驗證效率有很大提高。
　　本文研究和實現(xiàn)的是一種基于VMM構(gòu)建的可重用的驗證環(huán)境，這種驗證環(huán)境具有很好的結(jié)構(gòu)性和重用性，縮短了搭建驗證平

3、臺的時間，并能支持約束隨機驗證、自動比對和功能覆蓋率驅(qū)動等功能,提高了驗證的全面性和效率，加快了項目的開發(fā)進程。
　　本文對 VMM的源碼進行了深入的分析，探討了仿真時 VMM內(nèi)部的調(diào)用機制，并在此基礎(chǔ)上，實現(xiàn)了帶約束的隨機激勵的生成、定向激勵的生成、覆蓋率的統(tǒng)計和DUT輸出數(shù)據(jù)的實時比對等自動化功能。同時，本驗證環(huán)境支持功能覆蓋點的隨時添加、自動比對機制按照驗證需求進行定制和帶約束的隨機測試向量的約束條件的更改等功能，使得驗證環(huán)