數(shù)字電路軟錯誤防護方法研究.pdf

1、數(shù)字電路的軟錯誤防護方法是超大規(guī)模集成電路(VLSI)研究的重要組成部分。隨著工藝尺寸不斷改進，急速下降的工作電壓使得節(jié)點的關(guān)鍵電荷也相應減小，以及日益嚴重的工藝偏差，均導致軟錯誤率不斷升高。特別是在宇航環(huán)境下，高能粒子輻射引起的軟錯誤已經(jīng)成為影響芯片可靠性的首要因素。本文針對數(shù)字電路的軟錯誤防護方法進行研究，全文主要內(nèi)容及創(chuàng)新之處如下：
　　 (1)提出一種防護軟錯誤的DIL-SET時序單元，在晶體管級研究軟錯誤防護技術(shù)。DI

2、L-SET在單元內(nèi)部構(gòu)建雙模冗余的微結(jié)構(gòu)，在輸出端使用C單元，可以有效提高內(nèi)部節(jié)點的關(guān)鍵電荷，增強DIL-SET的抗SEU能力。DIL-SET具有很好的功能擴展特性，可以結(jié)合時差技術(shù)對SET進行防護。文中的實驗數(shù)據(jù)顯示，和TMR-Latch單元相比，DIL-SET在延遲開銷、面積開銷、軟錯誤防護性能等設計指標上達到了很好的折中。
　　 (2)提出了針對門級網(wǎng)表進行部分加固的軟錯誤防護技術(shù)，將門級網(wǎng)表中的時序單元替換為DIL-SE

3、T單元。首先，使用異步隨機復位的方式對電路注入軟錯誤。其次，精確計算每個標準單元的軟錯誤易感程度。最后，選擇合適的替換策略對門級電路進行單元替換。本文討論了面積優(yōu)先的替換策略和速度優(yōu)先的替換策略，并給出了相關(guān)的實驗數(shù)據(jù)。
　　 (3)提出了容軟錯誤的BIST結(jié)構(gòu)：FT-CBILBO。FT-CBILBO對掃描鏈結(jié)構(gòu)進行功能復用，構(gòu)建雙模冗余的軟錯誤防護結(jié)構(gòu)，有效針對SEU進行軟錯誤阻塞，避免軟錯誤沿數(shù)據(jù)通路傳播到下一級邏輯。由于對

4、MISR進行了功能復用，有效降低了硬件開銷。本文對FT-CBILBO進行了功能擴展，相繼提出了SET-CBILBO、XOR-CBILBO、TMR-CBILBO結(jié)構(gòu)。
　　 (4)提出了兩種不同的自恢復有限狀態(tài)機結(jié)構(gòu)：CG-FSM和De-FSM。CG-FSM結(jié)構(gòu)在寄存器傳輸級設置硬件檢查點，利用檢錯碼檢查瞬態(tài)故障的發(fā)生，利用硬件檢查點中的信息來執(zhí)行回卷操作，由于引入了門控時鐘的新技術(shù)，相對于傳統(tǒng)的容錯結(jié)構(gòu)，CG-FSM結(jié)構(gòu)在面積開