面向ASIC處理器的指令多發(fā)射技術研究.pdf

1、微處理器是驅動大吞吐量運算技術和該產(chǎn)業(yè)發(fā)展的基礎，進行CPU相關的設計研發(fā)工作有著重大的學術意義和實際意義。高性能微處理器及高吞吐（HighThroughout）數(shù)據(jù)處理芯片的市場前景廣闊，如大量互聯(lián)網(wǎng)數(shù)據(jù)處理需求，高清晰視頻監(jiān)控，“云計算”模式等應用都需要高性能高數(shù)據(jù)處理能力的系統(tǒng)IC作為強大的積淀，以集中化處理數(shù)據(jù)，減輕終端處理負擔。因此，將其兩大特征合二為一的設計思想以及實現(xiàn)模式具有遠大的前瞻意義。主要工作包括以下幾個方面:

2、>　　 首先，對超標量流水線技術進行研究。研習了超標量流水線各種技術，并結合本次項目的整體結構和功能選擇相應的技術，使得數(shù)據(jù)吞吐最大化，局限最小化。實現(xiàn)并行發(fā)射多條指令，同時進入相應功能計算單元進行計算，突破標量流水線每周期只能發(fā)射一條指令的限制。
　　 其次，結合指令發(fā)射模塊的功能需求對其進行功能劃分。結合指令種類多，數(shù)據(jù)處理量大和執(zhí)行頻率高等項目設計要求，從該模塊的結構規(guī)劃，功能劃分等方面，逐步融合并行執(zhí)行，多配置等超標量

3、技術，使得該設計滿足項目需求，達到性能指標的同時，多樣化了指令發(fā)射模塊的功能配置。主要將該模塊從功能上劃分為三大塊，分別為指令緩存，指令發(fā)射以及數(shù)據(jù)寫回。每一功能模塊本身都體現(xiàn)了多指令并行執(zhí)行且在一拍時鐘周期內(nèi)獨立處理指令。其中，實現(xiàn)指令發(fā)射功能的模塊除了實現(xiàn)本身應有的功能外，還需要與計算部件實現(xiàn)數(shù)據(jù)交互以及數(shù)據(jù)重發(fā)，待各個計算部件計算完成，數(shù)據(jù)寫回模塊將其計算結果寫回到寄存器堆以備后用。
　　 最后，本文創(chuàng)新性的提出了基于32

4、位MIPS架構面向ASIC處理器的8發(fā)射流水線結構規(guī)劃和設計方案。通過對指令緩存、亂序發(fā)射、順序寫回三大模塊的結構研發(fā)，策略制定及布局優(yōu)化，實現(xiàn)了單拍時鐘周期同時并行發(fā)射4條獨立指令，并能預留實現(xiàn)8條指令同時并行發(fā)射的結構。此外，根據(jù)該平臺提出具有發(fā)射模式自適應可配的發(fā)射體系結構設計思想。整個設計采用CLanguage建立結構模型，VerilogHDL進行了結構描述。用SMIC0.13μm標準單元庫進行邏輯綜合，達到系統(tǒng)工作頻率300M