DDR3存儲(chǔ)控制器的設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著DSP（Digital Signal Processor）處理和采集信號(hào)的速度及對(duì)運(yùn)算數(shù)據(jù)的需求帶寬越來越高，使得DDR（Double Data Rate）存儲(chǔ)系統(tǒng)無法滿足芯片核內(nèi)計(jì)算的數(shù)據(jù)需求，研究提高DDR存儲(chǔ)器性能和數(shù)據(jù)傳輸效率的優(yōu)化與設(shè)計(jì)技術(shù)，對(duì)提高DSP的計(jì)算效率具有重要的理論意義和實(shí)用價(jià)值。XDSP處理器是國(guó)防科大自主研制的高性能多核DSP處理器，適用于圖像與視頻處理、高性能計(jì)算以及無線通信等用途。
　　本研究主要

2、內(nèi)容包括：⑴介紹了DDR存儲(chǔ)的發(fā)展歷程、未來發(fā)展趨勢(shì)以及DDR3存儲(chǔ)器內(nèi)部結(jié)構(gòu)和尋址原理，分析了DDR3存儲(chǔ)器的訪存特性，并提出了存儲(chǔ)控制器的設(shè)計(jì)需求。⑵以XDSP處理器項(xiàng)目為背景，本文設(shè)計(jì)與實(shí)現(xiàn)了XDSP存儲(chǔ)控制器。對(duì)存儲(chǔ)控制器進(jìn)行了模塊劃分，深入研究了各個(gè)子模塊的實(shí)現(xiàn)方案，其中主要包括異步對(duì)接、配置通道、存儲(chǔ)通道以及協(xié)議轉(zhuǎn)換等模塊，并對(duì)各模塊的實(shí)現(xiàn)方案進(jìn)行了詳細(xì)介紹。⑶設(shè)計(jì)與實(shí)現(xiàn)了訪存調(diào)度器，針對(duì)訪存調(diào)度器的實(shí)現(xiàn)提出了位置分配策略、

3、輪轉(zhuǎn)仲裁機(jī)制、模擬FIFO仲裁、固定優(yōu)先級(jí)以及數(shù)據(jù)分離機(jī)制等。位置分配策略與固定優(yōu)先級(jí)平衡了請(qǐng)求的分配，提高了仲裁范圍；模擬FIFO仲裁與固定優(yōu)先級(jí)實(shí)現(xiàn)了仲裁設(shè)計(jì)，解決了請(qǐng)求間的相關(guān)性；數(shù)據(jù)分離機(jī)制分離了請(qǐng)求和數(shù)據(jù)，提升了請(qǐng)求的派發(fā)速率。驗(yàn)證結(jié)果表明，設(shè)計(jì)的訪存調(diào)度器功能正確，并顯著提高了DDR3存儲(chǔ)器的訪存效率。⑷對(duì)存儲(chǔ)控制器進(jìn)行模擬功能驗(yàn)證及綜合優(yōu)化。測(cè)試結(jié)果表明存儲(chǔ)控制器的功能正確，并達(dá)到了覆蓋率收斂；在40nm工藝下對(duì)存儲(chǔ)控制器