基于1T1R結(jié)構(gòu)的阻變存儲(chǔ)器失效機(jī)理研究.pdf

1、電荷俘獲型存儲(chǔ)器逐漸走向物理尺寸極限，國(guó)內(nèi)外科研人員紛紛采用新型的存儲(chǔ)機(jī)制取代浮柵結(jié)構(gòu)，設(shè)計(jì)出全新的非揮發(fā)存儲(chǔ)器來(lái)代替flash存儲(chǔ)技術(shù)。其中，阻變存儲(chǔ)器(ReRAM)具有MIM簡(jiǎn)單器件結(jié)構(gòu)，制備工藝與傳統(tǒng)CMOS工藝技術(shù)完美兼容，交叉陣列結(jié)構(gòu)面積小，在高密度存儲(chǔ)方面具有明顯優(yōu)勢(shì)。然而，要實(shí)現(xiàn)ReRAM的應(yīng)用前景，完善的存儲(chǔ)機(jī)理和良好的可靠性是必要的。近幾年，國(guó)際上各研究組集中精力研究ReRAM的機(jī)理分析，并為提高器件可靠性做努力。在可

2、靠性研究方面，弄清楚ReRAM的數(shù)據(jù)保持失效機(jī)制，將有助于提高器件性能，延長(zhǎng)器件壽命，促進(jìn)ReRAM早日實(shí)現(xiàn)實(shí)用化。本論文針對(duì)ReRAM的可靠性問題，創(chuàng)新性的以1T1R陣列存儲(chǔ)單元作為研究對(duì)象，分析1T1R結(jié)構(gòu)引發(fā)的可靠性問題，并探討ReRAM數(shù)據(jù)保持特性(DataRetention)的失效機(jī)制，建立失效模型。
　　首先，在0.13umCMOS工藝及后道互連工藝的基礎(chǔ)上，完成了1T1R結(jié)構(gòu)的1KbReRAM陣列。1T1R以銅栓作為

3、ReRAM的下電極，Cu/HfOx/Pt結(jié)構(gòu)的ReRAM器件直接在Cu電極上集成。采用liftoff工藝實(shí)現(xiàn)ReRAM單元及位線的圖形化，在1T1R陣列中位線與列譯碼器接口處用金屬相連。
　　其次，分析1T1R結(jié)構(gòu)引發(fā)的可靠性問題，包括對(duì)陣列編程成功率的影響和對(duì)器件多值存儲(chǔ)的限制。通過對(duì)ReRAM的電壓降(VRRAM)進(jìn)行原位觀察，發(fā)現(xiàn)在1T1R中進(jìn)行編程操作時(shí)，柵端電壓不僅要克服襯底-源端偏壓增大造成的閾值電壓的偏移，還要克服源

4、端電壓的升高。在一定柵壓下，當(dāng)ReRAM和晶體管的電流相等時(shí)，VRRAM保持不變，器件無(wú)法正常編程，因此陣列中ReRAM的編程成功率受到影響。在高柵壓下，ReRAM多級(jí)存儲(chǔ)的調(diào)控下降，ReRAM多值存儲(chǔ)將受到限制。對(duì)于給定的柵壓和高阻態(tài)電阻值，存在可允許的最大編程電壓值。
　　第三，不同于以往選取部分存儲(chǔ)單元作為研究對(duì)象，本文以1Kb陣列的存儲(chǔ)單元作為研究對(duì)象，采用統(tǒng)計(jì)的方法分析ReRAM的數(shù)據(jù)保持特性?；诓煌h(huán)下高低阻態(tài)的R

5、etention特性，提出了銅離子擴(kuò)散的失效模型。模型認(rèn)為低阻態(tài)下銅離子從金屬細(xì)絲中擴(kuò)散的概率與氧化物中銅離子的濃度cn和Cu離子躍遷的激活能成反比。隨循環(huán)次數(shù)增多，Cu擴(kuò)散的概率變小，LRSRetention特性變好;細(xì)絲中Cu+的隧穿伺距dn減小，填充tunnelgap所需銅離子數(shù)目減少，HRSRetention特性變差。最后，提出采用電流編程模式提高ReRAM高低阻態(tài)的Retention特性。由于電流編程下容易形成單根細(xì)絲，對(duì)于相