三維集成電路的布局布線設(shè)計.pdf

1、隨著集成電路技術(shù)的發(fā)展,在單芯片上可集成的電路規(guī)模及復(fù)雜度不斷增加,采用傳統(tǒng)的平面工藝,過長互連線產(chǎn)生的延遲嚴(yán)重制約了系統(tǒng)性能的提高,3D集成電路已經(jīng)成為下一代高性能集成電路的首選方案。為了解決現(xiàn)有 EDA設(shè)計工具不能滿足3D集成電路設(shè)計需求的問題,本文重點研究多個芯片通過3D互連通孔進(jìn)行三維集成電路設(shè)計時的自動布局布線的方法和流程。
　　在分析3D集成電路結(jié)構(gòu)的特點的基礎(chǔ)上,重點對F2F及TSV兩種通孔結(jié)構(gòu)的3D集成電路自動布局

2、布線方法進(jìn)行研究。首先在EDA軟件環(huán)境下建立了F2F和TSV通孔模型,通過sed語言處理IO約束文件將Bumps變?yōu)榭勺R別的金屬端口解決了TSV和F2F互連通孔在2D EDA軟件中識別和應(yīng)用問題。其次,以64位Mips處理器代碼為例,完成了3D集成電路布局布線流程的設(shè)計。在設(shè)計過程中,首先對64位Mips處理器代碼進(jìn)行了分割,將其分為邏輯功能計算部分(Core)及存儲部分(SRAM)兩個Die。通過引入了Wide I/O的概念對64位處

3、理器的數(shù)據(jù)與電源兩個需要進(jìn)行3D互連的部分做了布局規(guī)劃,并對3D互連端口進(jìn)行了隔離處理。使用2D EDA軟件SOC Encounter對3D芯片的兩個Die分別進(jìn)行place、時鐘樹綜合、布線等版圖的設(shè)計,最終通過Virtuoso將TSV PAD合并到版圖中。通過比對2D物理設(shè)計,3D物理設(shè)計使64位處理器的時序違例降低了65％,證明了流程的正確性。
　　論文建立了3D集成電路自動布局布線的基本流程,為全面實現(xiàn)3D集成電路的設(shè)計奠