低功耗抗串?dāng)_總線編碼及其FPGA驗(yàn)證.pdf

1、隨著集成電路特征尺寸的減小,全局總線線長(zhǎng)增加、時(shí)鐘頻率增大和線間距縮小等因素使得總線性能不斷惡化。深亞微米工藝下,耦合電容已經(jīng)接近或超過對(duì)地電容使得總線能量不斷增加,總線功耗已經(jīng)占據(jù)芯片總功耗的20％-30%,成為制約芯片性能的關(guān)鍵因素?？偩€編碼是一種算法級(jí)優(yōu)化方法,不受工藝和電氣參數(shù)的影響,因此在低功耗、串?dāng)_抑制和檢錯(cuò)糾錯(cuò)領(lǐng)域有著廣泛的應(yīng)用。總線編碼在提升總線性能方面有比傳統(tǒng)方法無可比擬的優(yōu)勢(shì)。
　　論文基于時(shí)空總線編碼方法提出

2、了一種新型低功耗并且抑制串?dāng)_發(fā)生的總線編碼算法。新算法首先將總線分成若干組以降低惡性串?dāng)_發(fā)生的可能性,然后對(duì)每組子總線分別進(jìn)行編碼。編碼時(shí)通過將輸入數(shù)據(jù)的奇數(shù)位和偶數(shù)位取反,將三種數(shù)據(jù)分別與總線數(shù)據(jù)判斷是否存在惡性串?dāng)_,選擇無惡性串?dāng)_的數(shù)據(jù)類型發(fā)送到總線上;對(duì)于一定存在惡性串?dāng)_的情況,在時(shí)鐘的下降沿發(fā)送屏蔽字消除惡性串?dāng)_后再發(fā)送有效數(shù)據(jù)。為了指示解碼器正確解碼,編碼器向總線發(fā)送有效數(shù)據(jù)的同時(shí),通過冗余線發(fā)送所選數(shù)據(jù)的類型。
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3、ATLAB仿真結(jié)果表明,對(duì)于32位隨機(jī)數(shù)據(jù),本算法能夠降低大約24.9%的總線功耗,而惡性串?dāng)_發(fā)生幾率由88.13%降低到11%。此外,為了分析編解碼器系統(tǒng)的功耗,由PrimePower計(jì)算門級(jí)編碼器、解碼器和總線工作時(shí)的功耗。結(jié)果顯示,180nm工藝下,總線線長(zhǎng)約9.6mm時(shí),與未編碼總線系統(tǒng)相比,新編碼算法能夠節(jié)省大約15.34%的系統(tǒng)功耗,并且隨著總線線長(zhǎng)的增加和特征尺寸的減小效果更加明顯。
　　為了研究新算法在降低功耗和抑