慣導(dǎo)輸出模擬器設(shè)計(jì).pdf

1、為解決慣導(dǎo)測(cè)試系統(tǒng)研制工程中數(shù)據(jù)來源問題，針對(duì)慣導(dǎo)組件產(chǎn)品測(cè)試中多種信號(hào)的輸出，設(shè)計(jì)了一種基于FPGA慣導(dǎo)組件輸出模擬系統(tǒng)。實(shí)現(xiàn)了既能夠?qū)?套慣導(dǎo)組件輸出的48路脈沖信號(hào)模擬，又能夠?qū)?套慣導(dǎo)組件輸出的8路RS-422串口數(shù)據(jù)模擬。通過設(shè)計(jì)的人機(jī)交互界面不僅可以對(duì)脈沖輸出的頻率進(jìn)行調(diào)節(jié)，而且可以設(shè)置8路串口發(fā)送數(shù)據(jù)的字節(jié)長(zhǎng)度、每幀數(shù)據(jù)之間的時(shí)間間隔、波特率以及發(fā)送的內(nèi)容。
　　論文對(duì)各種設(shè)計(jì)方案的優(yōu)缺點(diǎn)進(jìn)行了論述和比對(duì)，最終采用以

2、FPGA芯片為核心，在QuartusⅡ軟件開發(fā)平臺(tái)上使用Verilog語(yǔ)言設(shè)計(jì)DDS(Direct Digital Synthesizer)信號(hào)發(fā)生器和8路串口數(shù)據(jù)發(fā)送模塊，實(shí)現(xiàn)對(duì)4套慣導(dǎo)組件的48路脈沖信號(hào)輸出模擬，以及8套慣導(dǎo)組件的8路串口數(shù)據(jù)發(fā)送的模擬。
　　慣導(dǎo)輸出模擬器系統(tǒng)由硬件電路設(shè)計(jì)和FPGA內(nèi)部邏輯模塊設(shè)計(jì)兩部分構(gòu)成。硬件電路主要使用Altera公司的CycloneⅡ系列的EP2C8Q208C型號(hào)的FPGA芯片為處

3、理器芯片。48路脈沖信號(hào)輸出使用74LVC4245和八重達(dá)林頓管ULN2803兩級(jí)處理，達(dá)到對(duì)脈沖帶負(fù)載能力的提高。8路串口的硬件電路采用MAX488芯片完成RS-422的接口電路設(shè)計(jì)。FPGA內(nèi)部邏輯模塊設(shè)計(jì)采用QuartusⅡ軟件做為開發(fā)平臺(tái)，使用硬件邏輯編程語(yǔ)言Verilog設(shè)計(jì)DDS信號(hào)發(fā)生器，實(shí)現(xiàn)48路脈沖模塊以及8路串口發(fā)送模塊。
　　實(shí)驗(yàn)結(jié)果表明，本文的計(jì)方案能夠?qū)崿F(xiàn)對(duì)4套慣導(dǎo)組件的48路脈沖信號(hào)輸出模擬，以及8套慣