多核CPU可測性設計關鍵技術研究.pdf

1、近年來，多核CPU的設計技術日趨成熟，市場需求越來越大。隨著工藝尺寸的不斷縮小，芯片集成度越來越高，設計復雜度也與日俱增，多核CPU的芯片測試與診斷變得至關重要。為了應對如多核CPU等大規(guī)模數(shù)字集成電路的測試要求，提高產品良品率，一種測試方法學被提出—可測試性設計（DFT）?？蓽y性設計是在不影響電路正常功能的前提下，在電路設計階段，向功能邏輯中添加測試電路，從而提高電路的可測試性，降低芯片的測試成本。當前，國際上很多大中型集成電路設計企

2、業(yè)在設計流程中都加入了可測試性設計方案，在芯片設計中可測性設計已然成為非常重要的一部分。
　　文章在論述多核CPU中采用的可測性結構化設計技術的基本原理、實現(xiàn)方法和電路結構之后，基于高性能多核CPU的可測試性設計關鍵技術，針對目前主流可測性設計結構化設計方法中所存在的問題與不足，實現(xiàn)了相應的解決方法，并通過邏輯驗證，證明方法的有效性。文章的主要研究內容和創(chuàng)新點如下：
　　(1)面向超大規(guī)模多核 CPU的掃描鏈設計，遵循層次化

3、和故障隔離的設計思想，在傳統(tǒng)掃描鏈嵌入式壓縮設計技術的基礎上，實現(xiàn)了一種將嵌入式掃描鏈壓縮邏輯（EDT）與邏輯內建自測試（Logic BIST）設計相結合的混合掃描設計方法，解決了目前單純基于壓縮邏輯（EDT）的掃描設計不能擺脫測試機臺限制的問題，實現(xiàn)了板級的自測試和芯片產品的老化測試。
　　(2)面向多核 CPU中嵌入式存儲器的故障檢測需求，基于傳統(tǒng)嵌入式存儲器內建自測試設計方法，實現(xiàn)了一種基于共享總線（ShareBus）的嵌入

4、式存儲器實速BIST層次化設計方法，減少了傳統(tǒng) MBIST電路中存儲器的輸入端口上選擇邏輯給存儲器關鍵路徑帶來的時序影響。
　　(3)面向多核CPU I/O PAD的故障檢測需求，基于一種新的logic vision設計流程，對FX處理器芯片進行邊界掃描鏈設計。簡化了邊界掃描設計流程，實現(xiàn)便捷的邊界掃描電路設計，完成了對芯片周圍邊界的I/O管腳以及板級芯片互連的測試。
　　文章對可測性結構化設計的三種設計方法提出了新的設計方