考慮NBTI效應的集成電路可靠性研究.pdf

1、伴隨著半導體制造工藝技術的不斷發(fā)展，納米級工藝尺寸持續(xù)縮小，CMOS集成電路的可靠性問題已經(jīng)成為整個工藝設計最大的一項挑戰(zhàn)。尤其在65nm及以下CMOS工藝，負偏置溫度不穩(wěn)定性效應已經(jīng)成為影響CMOS器件可靠性的關鍵因素。因此，探究NBTI效應對集成電路的老化影響，以及緩解NBTI效應引起的電路老化問題，目前已經(jīng)成為國內(nèi)外可靠性研究的熱點問題。
　　本論文的研究基于NBTI效應的老化預測和防護技術，旨在緩解NBTI效應的老化影響。

2、目前，關于集成電路老化的在線預測技術通常是往組合邏輯中嵌入老化傳感器，使用傳感器對集成電路的老化進行預測。但是，它只能檢測老化過程中已經(jīng)或者即將產(chǎn)生的錯誤，無法對電路老化程度進行準確評估。而集成電路的老化防護技術通常是基于NBTI效應的部分恢復特性，在待機模式下對電路內(nèi)部節(jié)點進行控制從而達到緩解老化的目的，比如輸入向量控制技術、門替換技術和傳輸門技術等，但它們也會額外給電路帶來一定程度的硬件開銷。
　　針對NBTI效應的硅前老化預

3、測技術，本文提出了一種基于門優(yōu)先的抗老化關鍵門定位方法。該方法目的在于準確定位原始電路中對電路老化影響最嚴重的關鍵門，從而指導設計者在設計階段著重對關鍵門進行抗老化設計，保證最終電路經(jīng)歷一定時間NBTI效應后仍滿足電路時序要求。它基于NBTI的靜態(tài)時序分析和考慮RAS的NBTI老化模型，以電路中老化嚴重的路徑集合內(nèi)的邏輯門為優(yōu)先，同時考慮了門與路徑間的相關性，以共同定位老化敏感的關鍵門。在CMOS45nm工藝下，對ISCAS基準電路的實