fpga面試題

1、[轉(zhuǎn)帖轉(zhuǎn)帖]FPGA面試題目面試題目1什么是Setup和Holdup時(shí)間？2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？.......4什么是“線與“邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？5什么是同步邏輯和異步邏輯？6請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器緩沖器）。7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？8可編程邏輯器件在現(xiàn)代電子

2、設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？11用邏輯門(mén)和cmos電路實(shí)現(xiàn)abcd12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13給了reg的setuphold時(shí)間，求中間組合邏輯的delay范圍。14如何解決亞穩(wěn)

3、態(tài)15用verilogvhdl寫(xiě)一個(gè)fifo控制器16用verilogvddl檢測(cè)stream中的特定字符串17用mos管搭出一個(gè)二輸入與非門(mén)。18集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。19名詞IRQBIOSUSBVHDLSDR20unix命令cprrmuname21用波形表示D觸發(fā)器的功能圖形描述：4什么是“線與“邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(xiàn)，由于不

4、用oc門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。6請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器緩沖器）。7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？12，5，3.3TTL和CMOS不可以直接互連，由于TTL是在0.33.6V之間，而CMOS則是有在12V

5、的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。moduledff8(clkresetdq)inputclkinputresetinput[7:0]doutput[7:0]qreg[7:0]q

6、always@(posedgeclkposedgereset)if(reset)q=0elseq=dendmodule10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件（如PROTEL）進(jìn)行設(shè)計(jì)（包括原理圖和PCB圖）到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。11用邏輯門(mén)和cmos電路實(shí)現(xiàn)abcd12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13給了reg的setuphold時(shí)間，求中