數(shù)字電子課程設計--八位數(shù)字搶答器

1、<p><b>　　課 程 設 計</b></p><p>　　課程名稱電子技術綜合設計與實踐</p><p>　　題目名稱 八位數(shù)字搶答器 _</p><p>　　學生學院 _</p><p>　　專業(yè)班級 _ </

2、p><p>　　學 號_ _</p><p>　　學生姓名_ _</p><p>　　同組成員 </p><p>　　指導教師_ _ _ </p><p>　　年

3、 月 日</p><p><b>　　目 錄</b></p><p>　　1 課程設計任務書.................................................3 </p><p>　　2 Quartus II軟件運行環(huán)境與使用簡介..............................

4、.6</p><p>　　3 各模塊電路圖及其工作原理.......................................6</p><p>　　3.1 搶答模塊..................................................6</p><p>　　3.2 倒計時模塊(含報警系統(tǒng)).................

5、...................7</p><p>　　3.3 附加記分模塊..............................................7</p><p>　　4 操作過程詳述..................................................8</p><p>　　更好的設計方案設想....

6、........................................11</p><p>　　6 收獲及心得體會................................................12</p><p>　　參考文獻.........................................................12</p>

7、;<p>　　附錄:系統(tǒng)整體電路圖..............................................12</p><p><b>　　課程設計任務書</b></p><p><b>　　一、課程設計的內容</b></p><p>　　1）利用各種器件設計一個多路智力競賽搶答器。

8、2）利用DE2板對所設計的電路進行驗證。 3）總結電路設計結果 </p><p>　　二、課程設計的要求與數(shù)據(jù)</p><p>　　1． 搶答器同時供8名選手或8個代表隊比賽，分別用8個按鈕S0 ~ S7表示。 2. 設置一個系統(tǒng)清除和搶答控制開關S，該開關由主持人控制。 3. 搶答器具有鎖存與顯示功能。即選手按動按鈕，鎖存相應的編號，并在優(yōu) </p>

9、<p>　　先搶答選手的編號一直保持到主持人將系統(tǒng)清除為止。 4. 搶答器具有定時搶答功能，且一次搶答的時間由主持人設定（如,30秒）。 </p><p>　　當主持人啟動"開始"鍵后，定時器進行減計時，同時揚聲器發(fā)出短暫的聲</p><p>　　響，聲響持續(xù)的時間0.5秒左右。 5. 參賽選手在設定的時間內進行搶答，搶答有效，定時器停止工作

10、，顯示器</p><p>　　上顯示選手的編號和搶答的時間，并保持到主持人將系統(tǒng)清除為止。 6. 如果定時時間已到，無人搶答，本次搶答無效，系統(tǒng)報警并禁止搶答，定</p><p>　　時顯示器上顯示00。</p><p>　　三、課程設計應完成的工作</p><p><b>　　（一） 設計思路</b></p

11、><p><b>　　1．學習要求：</b></p><p>　　復習編碼器、十進制加/減計數(shù)器的工作原理，設計可預置時間的定時電路分析與設計時序控制電路。畫出定時搶答器的整機邏輯電路圖，掌握智力搶答器的工作原理及其設計方法，并對各種元器件的功能和應用有所了解。并能對其在電路中的作用進行分析。例如：優(yōu)先編碼器74LS148和RS鎖存器74LS279以及十進制同步加/減計數(shù)

12、器74LS192。</p><p><b>　　2． 設計思路</b></p><p>　　設定一條控制總線S 控制整個系統(tǒng)的運作，高電平有效。設定一個清零控制，用于清除上一次搶答的顯示，高電平清零。另設定了一個自主的計數(shù)器置數(shù)控制set。由于DE2板上僅提供50MHz和27MHz的時鐘，需設定 lpm_counter分頻器（或者74LS292、74LS56分頻器）對

13、系統(tǒng)時鐘進行分頻，計數(shù)器主要是用兩個74LS190，通過這兩個計數(shù)器，進行30秒的倒數(shù)。</p><p><b>　　（二） 模擬仿真</b></p><p>　　使用QUARTUS II軟件，用原理圖輸入方法，進行編譯，仿真。</p><p><b>　　（三） 下載</b></p><p>　　

14、模擬仿真結果正確后，結合實驗板設置各輸入、輸出端；指定下載芯片，重新編譯。編譯結果正確后下載到相應芯片中。 </p><p>　?。ㄋ模?實驗結果驗證</p><p>　　下載完成后，在實驗板上驗證結果。</p><p>　　四、課程設計進程安排</p><p>　　五、應收集的資料及主要參考文獻</p><p>　　

15、1. 閻石. 數(shù)字電子技術. 高等教育出版社,2006.</p><p>　　2. 廖日坤. CPLD/FPGA嵌入式應用開發(fā)技術白金手冊. 中國電力出版社，2005.</p><p>　　3. 何希才. 常用集成電路簡明速查手冊. 國防工業(yè)出版社，2006.</p><p>　　4. 李洪偉. 基于Quartus II 的FPGA/CPLD設計. 電子工業(yè)出版社，

16、2006.</p><p>　　5. 周潤景. 基于Quartus II的FPGA/CPLD數(shù)字系統(tǒng)設計實例. 電子工業(yè)出版社，2007.</p><p>　　發(fā)出任務書日期： 年 月 日 指導教師簽名：</p><p>　　計劃完成日期： 年 月 日 基層教學單位責任人簽章：</p><p

17、><b>　　主管院長簽章：</b></p><p>　　2 Quartus II軟件運行環(huán)境與使用簡介</p><p>　　Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設計輸入形式，內嵌自有的綜合器以及仿

18、真器，可以完成從設計輸入到硬件配置的完整PLD設計流程。</p><p>　　Quartus II的運行環(huán)境要求比較寬松，可以在XP、Linux以及Unix上使用，硬件要求也不高，具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。</p><p>　　Altera Quartus II 作為一種可編程邏輯的設計環(huán)境, 由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。

19、 </p><p>　　使用Quartus II進行設計的步驟如下：1.新建工程 2.繪制電路 3.編譯與分配管腳 4.運行與調試 。</p><p>　　3 各模塊電路圖及其工作原理</p><p>　　根據(jù)設計要求，我們把整個電路分為：搶答模塊、倒計時模塊(含報警系統(tǒng))、附加記分模塊。</p><p><b>　　3.1 搶

20、答模塊</b></p><p>　　在這個模塊中，在主持人按下開關之后，開關控制的倒計時模塊反饋一高電平到圖中的與非門中，同時74279的Q4清0，通過非門反饋一高電平，從而使EIN’的輸入為低電平，從而使優(yōu)先編碼器正常編碼。而當有任何一個選手搶答之后，會對其進行編碼，通過74249把它變成對應的二進制數(shù)，再通過加法器加1，讓選手號從1號開始。如果有人搶答時圖中Q4反饋高電平（未倒數(shù)完），或者倒數(shù)結束

21、，這時候會使EIN’的輸入為高電平，從而使優(yōu)先編碼器的輸出封鎖在高電平（74279的輸出保持不變）。從而使第一個搶答的選手號可以保存。最后連接7447，驅動顯示數(shù)字。</p><p>　　3.2 倒計時模塊(含報警系統(tǒng))</p><p>　　CLOCK信號經(jīng)74292由高頻被分頻至秒脈沖。74292的輸出通過與門接到記數(shù)器的時鐘輸入端。主持人開關與兩個減法計數(shù)器的預置數(shù)端相連，開始之前，

22、由74279的Q4通過非門反饋至上圖與門的信號為低電平，所以，當主持人開始前，是不計時的。開始后，有人搶答前，Q4輸出的反饋信號至與門時為高電平，同時十位的計數(shù)器因時間未用完反饋至與門的也為高電平，則計數(shù)器在開始后就可以隨著CLOCK信號計數(shù)了。</p><p>　　有人搶答后，Q4輸出高電平，經(jīng)非門連至與門，則記數(shù)器輸入的減法信號保持為低電平，停止計時。</p><p>　　如果時間用完

23、，仍無人搶答時，與計數(shù)器相連的或門輸出為低電平(通過一個非門輸出高電平使燈亮報警)，反饋至與門，則記數(shù)器輸入的減法信號保持為低電平，停止計時。 </p><p><b>　　3.3附加記分模塊</b></p><p>　　當選手答對時，按下開關，產(chǎn)生觸發(fā)信號，讓記數(shù)器加1，然后通過7447顯示分數(shù)。</p><p><b>　　4

24、操作過程詳述</b></p><p><b>　　一 新建工程</b></p><p>　　1 在文件菜單下 ，選擇新建工程，向導對話框出現(xiàn)，按“下一步”</p><p>　　2 設定相關文件路徑、文件名等</p><p>　　3 選擇“下一步”，進入到第二頁</p><p>　　4

25、由于所有的文件共享同一個名字，此時不需添加其它的文件，選擇“下一步”</p><p>　　5 設定器件，器件系列選用Cyclone II，封裝選用FBGA，引腳數(shù)選256，速度級別選”Fastest”，在器件列表中選擇EP2C5F256C6，選擇“下一步”</p><p>　　6 在第四頁中，可以選擇第三方的EDA 工具。由于練習是在Quartus II 中進行的，所以選擇“下一步”。&l

26、t;/p><p>　　7 然后出現(xiàn)概述的頁面，就選擇“完成“。工程就建好了。</p><p><b>　　二 設計電路</b></p><p>　　1 建立文件File-〉New， 選擇Block Diagram/Schematic File.</p><p>　　2 保存文件 File-〉Save as，同時選中 Add

27、file to Current project.</p><p>　　3 用圖形編輯器輸入設計的四個步驟：導入邏輯門電路符號、導入輸入/輸出符號、用線連接節(jié)點、編譯電路。</p><p>　　4 導入邏輯門電路符號</p><p>　　用鼠標雙擊圖形編輯器窗口的空白處或單擊左側工具條中的“門電路”圖標,選擇所需元件。</p><p>　　5

28、導入輸入/輸出符號</p><p><b>　　與第4 項類似。</b></p><p><b>　　6 用線連接節(jié)點</b></p><p>　　點擊直角連線工具圖標，然后將鼠標置于元件邊沿，按下鼠標左鍵保持不變，拖放連線至另一元件的端點上。</p><p><b>　　三 編譯<

29、/b></p><p>　　1建立工程后，選擇“processing－start compilation”</p><p>　　2如果編譯成功即會出現(xiàn)compilation report窗口；如果編譯過程出現(xiàn)錯誤，則編譯會自動停止，并在消息框中顯示錯誤信息。</p><p>　　3改正錯誤，直到編譯成功。</p><p><b&g

30、t;　　四 分配管腳</b></p><p>　　選擇路徑“Assignment－pins”，對應“l(fā)ocation”一欄，根據(jù)查表的數(shù)據(jù)把連線的配置設置好。</p><p><b>　　然后再編譯一次</b></p><p><b>　　五 電路仿真運行</b></p><p>　　本

31、課程設計中，采用JTAG 模式下載設計。(SW19 置于RUN 位置)</p><p>　　1 菜單命令Tools－>Programmer 打開編程窗口</p><p>　　2 若沒有顯示硬件，則單擊Hardware Setup..，打開硬件設置窗口。</p><p>　　3 雙擊USB Blaster，然后單擊close，完成硬件設置。</p>

32、<p>　　4 添加下載文件，找到.sof文件，選中program/configure.</p><p>　　5 單擊start 按鈕，開始編程，編程結束后，可按設計方案運行。</p><p><b>　　六 仿真結果簡述</b></p><p>　　按下主持人開關后，計時開始，數(shù)碼管顯示倒數(shù)過程。如果沒有人在30秒內搶答，倒數(shù)到0

33、0后停止，報警燈亮；如果30秒內有人搶答，記數(shù)停止，數(shù)碼管顯示選手編號，下一個選手搶答，選手編號也不變。按下加分鍵，選手分數(shù)會加1。</p><p>　　5. 更好的設計方案設想</p><p>　　由于上面設計的記分模塊各個選手是獨立的，為了把8個部分整合要一起，用一個開關控制和一個數(shù)碼管顯示，我參考了別的同學的方案，把他的方案作為改進方案。</p><p>　　

34、這個模塊的從74138開始，輸入信號從搶答模塊輸出端取，當取到選手號后，對應的輸出端輸出低電平，通過非門輸出高電平連接到對應的與門，使該與門的輸出受開關控制，而其它組的與門封鎖在低電平。而記數(shù)功能與之前的模塊原理一樣，記數(shù)器的輸出接上三態(tài)門，同過它來控制哪位選手的分數(shù)可以輸出。</p><p><b>　　6.收獲與心得體會</b></p><p>　　這次課程設計要

35、求我們把所學知識運用到實際問題中來，要求我們對所學知識掌握的水平比較高，要能綜合運用。通過這次設計，我發(fā)現(xiàn)自己所學知識的掌握不夠，僅僅掌握了元件本身特性，并沒有去更深層次的想它的的靈活運用。因此走了一些彎路。還有在設計過程中，缺少與別人的交流也讓我走了彎路，多與人交流，就能匯集更多智慧，吸收更多好的思路，更快的完善好自己的設計。這次課程實際不僅讓我對相關知識有了更深的理解，也讓我明白到交流的重要性。</p><p&g

36、t;<b>　　參考文獻</b></p><p>　　1. 閻石. 數(shù)字電子技術. 高等教育出版社,2006.</p><p>　　2. 廖日坤. CPLD/FPGA嵌入式應用開發(fā)技術白金手冊. 中國電力出版社，2005.</p><p>　　3. 何希才. 常用集成電路簡明速查手冊. 國防工業(yè)出版社，2006.</p><